[参考译文] DS90UB926Q-Q1：DS90UB926Q-Q1：PDB RC 时序和电源斜坡问题

您好：

很高兴在这方面提供支持。 有关我的反馈、请参阅以下内容：

Q1：
根据数据表、PDB 引脚应设计为使用 10k Ω 上拉电阻器和 10uF 电容器。 如果将设计更改为使用 1uF 电容器的 10k Ω 上拉电阻器、这是否可以接受？[/报价]

这将改变 RC 电路的时间常数。 通常、TI 建议在 PDB 引脚上使用电容大于或等于 10uF 的电容器。

Q2：
数据表指出、VDDIO 和 VDD33_X 的电源斜坡时间必须小于 1.5ms。 是否必须满足此要求？ 如果斜坡时间超过 1.5ms、潜在风险是什么？

是、数据表中的所有规格都是必需的。 如果不满足这些要求、则可能会出现意外行为。 请注意、TI 仅验证器件在规格范围内的性能、因此无法具体定义这种“意外行为“的确切性质。

[引述 userid=“691491" url="“ url="~“~/support/interface-group/interface/f/interface-forum/1629798/ds90ub926q-q1-ds90ub926q-q1-pdb-rc-timing-and-power-supply-ramp-questions ]Q3：
根据数据表、只有在上电序列完成后、PDB 才应被拉至高电平。 如果 PDB 在功率斜升阶段缓慢上升、会面临什么风险？[/quote]

PDB 应仅在电源轨稳定后开始上升。

此致、

尼古拉