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[参考译文] TSB12LV32-1394:EP 数据丢失问题

Guru**** 2835775 points

Other Parts Discussed in Thread: TSB12LV32

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1630107/tsb12lv32-ep-1394-data-loss-issue

部件号: TSB12LV32-LVB12- EP
主题中讨论的其他部件: TSB41BA3A-LV32、EP

您好:

我们有一款传统产品、多年来成功使用了 TSB12LV32-PHY (EP) 和 TSB41BA3A-PHY (EP) 组合。 由于处理器淘汰、我们必须使用新型号替换主微控制器。 该器件没有并行端口接口、因此我们正在通过按正确的顺序驱动 GPIO 引脚来仿真并行端口。

TSB12LV32-BCLK 在 8MHz 上配置为 EP、并使用突发读取/写入来传输数据、从而配置为握手模式。 通常、器件按预期工作、不会出现任何问题。 但是、我们发现这种配置会造成间歇性数据丢失。 在我们的调查中、我们注意到、在四边形读取或写入后插入一些额外的延迟会显著改善这种情况(长时间浸泡后不会丢失数据)。 我们还发现、将 BCLK 频率降低到 4MHz 可以改善数据丢失的情况(但无法满足时序要求)。

为了帮助我们解决问题、我们希望您可以回答以下问题:

8MHz BCLK 处的握手模式时序裕度:

  -是否有特定于握手模式(在 8MHz ) 的)的未记录的内部时序限制?

  -在“等待下一个 BCLK 上升沿“之外的连续握手事务之间是否有最短恢复时间?

  - 225-387.5ns 的事务间隙是否太快,无法使内部状态机在 8MHz 上稳定?

 

2. ATF FIFO 突发写入时序:

  -在握手模式下对 ATF FIFO 进行突发写入时,是否有特殊的时序注意事项?

  -快速连续写入 (64 个四边形~15 –25µs ) 是否会导致累积定时应力?

  -在握手模式下,ATF FIFO 是否有一个建议的最大写入速率?

 

BCLK 频率建议:

  -为实现可靠的握手模式操作,建议的最大 BCLK 频率是多少?

  - 8MHz 与 4MHz 的时序裕度是否已知降低?

  - 8MHz 是否被认为在握手模式的正常工作范围内?

 

4.**事务间时间敏感性:**

  - TSB12LV32 是否需要在事务之间进行可变计时,或者是否可以接受固定模式计时?

  -执行许多具有一致 225-325ns 间隙的事务会产生时间累积问题吗?

如果您需要任何其他信息、敬请告知。

 

握手交互的示波器图。

scope.jpg

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    Chris、

    感谢您对本主题的耐心等待。 我们目前正在研究此问题、以尝试找到正确的信息来源。 我们会尽快回复您。

    此致、

    Eric Hackett  

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    您好、Chris、

    感谢您联系我们。

    请问在测试过程中、总线上有多少个发送节点? 如果消除间隙/降低 吞吐量可提高性能、则表明 可用带宽不足。    总线运行速度是多少? 是 S100,200 等吗?

    谢谢您、

    Henry Nguyen

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    您好、
    感谢您研究这个问题。
    在测试期间、总线上只有两个节点 (400MHz)。 帧起始每 12.5ms 发送一次。 我们正在使用 Firespy 监控数据总线流量,总线利用率非常低。
    Chris

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    我假设您将在中遇到 SU/HD  

    图 3−15“微控制器时序“和表 3−3.

    EP 数据手册第 37 页和第 38 页上的“微控制器时序“。

    能否说明您看到的数据错误是相对于主机接口的哪个方向?

    您能否量化原始处理器和新的位拆裂实现之间的时序差异?

    在软件级别、您是否以相同的方式配置 PHY?

    我正在审核您的问题。 我不知道任何未记录的时序要求。

    此致、成功

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    对于握手模式、应该是图 3-3 第 27-28 页。

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    您好、Win、
    感谢您的答复。 回答您的问题:

    1.我假设您符合 TSB12LV32-TSB12LV32 EP 数据手册第 37 页和第 38 页的图 3−15“微控制器计时“和表 3−3“微控制器计时“中的 SU/HD 标准。
    响应:我们相信我们正在满足 SU\HU 时序要求、因为在启用芯片选择和 BLCK 的下一个上升沿之前、我们至少有 0.5 个 BCLK 周期 (62.5ns @ 8MHz)(即我们在 BLCK 的下降沿将 nCS 置为有效)

    2.您能告诉您在主机接口的哪个方向出现数据错误吗?
    我们 会在收到的数据中看到错误。  

    3.您能量化原始处理器和新的位拆裂实现之间的时序差异吗?
     传统实现以 40MHz 的 BCLK (BDIV、2.5MHz LPS 为/16) 运行。 我随附了一些布线用于比较。

    4.在软件层面上、您是否以相同的方式配置 PHY?
    PHY 的配置方式与 BDIV 相同、BDIV 配置为/4 以提供 2MHz LPS。

    旧 40MHz BCLK


    当前 8MHz BCLK

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    您好、Chris、

    Eric 今天下班了、我们明天要度假。 您可以期待下周初做出响应。 感谢您的耐心。  

    Ethan