[参考译文] DP83867E：有关以太网 PHY PCB 布局（图 2-4）和 25MHz 谐波噪声缓解 (RE102) 的查询

您好：

Q1) 在 MDI 上出现 GND 空洞不仅是提高发射性能、而且也是抗扰度的最佳实践。 如果两人之间有一个小岛,那就不会有很强的联系。

Q2) 最好确认 MDI 是罪魁祸首。 由于 25MHz 不是 MDI (125MHz) 的工作频率、因此可能存在其他可能会导致误操作的问题。 要隔离 MDI、您可以使 PHY 保持断开状态、因此 MDI 只会有 FLP、然后查看 25MHz 杂散是否仍然存在。

您提到您正在进行 RE102 测试。 我们尚未对此进行测试、而我们通常是根据 CISPR22/32 进行测试。 这与这些标准有何不同？

此致、

Gerome

感谢您的反馈。

我当前使用 100Mbps 以太网配置、并将 25MHz 晶体作为时钟源。

我有一个关于数字接口布局的后续问题。

Q1) TX/RX 数据和时钟线的共面 GND 空洞
关于 FPGA 和 PHY 之间的数字线路（TX/RX 数据和时钟）：
向位于同一层（这些数字布线周围）的接地覆铜施加 GND 空洞（排除）是否有效、从而减少 EMI 辐射？
具体来说、我是否应该在这些数字布线和周围的覆铜之间保持一定的间隙、或者最好完全移除共面接地以 降低 EMI？

Q2) PHY 寄存器设置（PLL 断电）后 25MHz 谐波消失
我进行了一项测试、通过 PHY 寄存器设置将内部 PLL 断电。
因此、一旦 25MHz 被禁用、即使 25MHz 晶体仍在主动振荡、PLL 谐波噪声也会完全消失。
当内部 PLL 关闭时、噪声消失、这是否表明辐射来自内部时钟网络或电源轨？ 您建议采用什么特定的 PCB 布局或滤波策略来抑制由内部 PLL 触发的噪声？

此致、

您好：

在 100M 配置中、需要考虑 MII 和 CLK、因为 25MHz 是相关的杂散。

由于您已经在隔离以确认 XTAL 与其他较高杂散的归属关系、我建议将 PHY 置于 MII 隔离（寄存器 0x0[14]）中作为测试用例、并将电缆拔下作为第二/独立的测试用例。 隔离选项将关闭 MII 侧的 RX 线路（只保留在 MAC 上可控的 TX 侧）。 移除电缆会导致断开链路、而 RGMII 会恢复为 2.5MHz。  

通过评估这两个测试条件、可以进一步调查 MAC 接口是否是进一步推进补救步骤的罪魁祸首。

此致、

Gerome