[参考译文] DP83620：TxD_1、引脚 4、仅输入、将线路拉至&lt；0.2V

您好：

请注意、DP83620 是一款较旧的器件、其支持仅限于数据表。 另请注意、TI 美国即将迎来良好的星期五假期、将于星期一重新上岗。

此致、

Gerome

您好 Walter、  

很抱歉耽误响应时间。  
我没有听说过此部件有任何制造问题。  
但我注意到 TXD_1 是输入引脚、不应被上拉。 您是否尝试过在没有上拉电阻的情况下发出 50MHz、看看是否存在任何问题？ 我想知道当 PHY 处于复位状态时上拉输入引脚是否会以某种方式损坏 PHY。  
是否仅此批次发生了此问题、或者其他批次是否也出现了问题？

此致、
j

应用 50MHz 时钟能够使器件在一个电路板上运行、但不能在另外两个电路板上运行。

将零件替换为另一个批次中发现的另一个批次中存在此问题的零件。

您好 Walter、  

数据表指出、TXD_1 不是自举引脚、因此不应有下拉电阻。  
MAC 是否可能无法正常工作并将 TXD_1 引脚驱动至低电平？ 此外、当 PHY 处于复位状态时、该引脚是否被拉低？

此致、
j

您好 Walter、  
您能分享您的原理图以便我们能够查看复位电路吗？

此致、
j

PHY 复位：  

MAC Reset：保持复位状态、直到软件就绪

您好 Walter、  

很抱歉耽误响应时间。  
复位电路似乎没有任何问题。 当 TXD_1 上没有上拉电阻时、TXD1 的电压是多少？  
此外、您提到电源 50MHz 时钟有一个电路板正常工作。 提供 XI 时钟时、PHY 会遇到什么问题？

此致、
j

在一个应用了 50MHz 的电路板上、PHY 开始正常工作。  在另一个电路板上、没有差异、TXD 很低

您好 Walter、

J 已移至另一个团队、因此我将接管对您问题的支持。 我发现 TXD_1 会将信号线拉至低电平、这是意外情况。

我从该主题中收集事件的顺序如下、如果我错了、请纠正我：

• MAC 已打开
• MAC 看到 2.2K PU 并向 PHY 提供 50MHz X1 信号
• 50MHz 达到 PHY 后、PHY 通电

在该序列中、您可以看到断电的 PHY 会将 TXD_1 线路拉低、从而阻止 MAC 提供正确的 50MHz 时钟？ 数据表中的上电时序图表明在上电之前有一个稳定的 X1、因此我想检查是否满足这一要求。

请注意、正如 Gerome 所述、DP83620 是一款较旧的 PHY、仅支持现有公共资源（数据表，E2E，应用手册）。 如果设计仍在开发中、我建议改用我们的更新版本的 DP83822。 该 PHY 完全受支持、并且在功能上与 DP83620 相似、因为它支持光纤、MII 和 RMII。

此致、

Shane

Shane、 问题的基础是 PHY 引脚是输入、但似乎没有在上电时出现。  MAC 多路复用器上的引脚为高电平（（strap 配置引脚在高电平时指示 MAC 提供 50MHz 时钟，在低电平时使用外部时钟）。  当 PHY 将引脚拉至低电平时、50MHz 时钟不由 MAC 提供。  我可以通过写入内部寄存器手动将 MAC 设置为输出 50MHz、但 PHY 仍在 3 个器件中的 2 个器件上将线路拉至低电平。

您好 Walter、

在向 X1 提供 50MHz 之前、PHY 是否已上电？ 我的担心是、如果 PHY 未在上电时钟沿触发、则可能会使 PHY 进入未知状态。

此致、

Shane

黄色迹线是连接到 PHY TXD 线的上拉电阻器、紫色是 3.3V 电源斜升。  底部迹线为 POR_RESET#。   

第一条迹线显示了 PHY 在上电时下拉线路的情况。  右侧的迹线是器件工作时的预期响应。  请注意、无论电阻是被拉低还是跟随电源、上电时都是随机的。 图片采用相同的电路板和相同的探测点完成。  

上拉电阻被拉至低电平后、它将一直保持低电平。

从电路板中移除了一个展示这种行为的 PHY、该电路板似乎每次都具有高电平上拉斜坡。

TXD 线路上的 MAC 和 PHY 之间有一个串联电阻器。  上拉电阻器 MAC 侧仍就位。  电路板上电循环 10 次以上、上拉电阻电压跟随 3.3V 电源轨上电。 连接 PHY 后、相同布线的下电上电次数不会连续超过 3 次。

您好 Walter、

您是否也可以在这些图中展示 X1 晶体输入？

是否有任何选项可以调整 TX_D 上拉电源轨和 PHY 的 VCC 电源轨的时序、或者这两个电源轨是否都是始终供电的同一电源轨？ 如果它们不是同一电源轨、请尝试先让 strap 配置上升、一旦稳定状态、即允许 VCC 上升。

TX_D 引脚上的强下拉不是预期的行为、因此我相信与通电或时钟相关的东西会将 PHY 置于不良状态。 由于这是一个较旧的器件、我不确定它到底是什么。

如果只有一个 PHY 甚至一批 PHY 显示这种行为、则可能是器件损坏、但如果多批显示这种情况、则建议依赖电路板。 调查是否出现这种情况的一种方法是订购 DP83620 评估套件 、并使用已知良好的平台测试异常器件。

此致、

Shane

Shane、

在移除 TXD 线路上的串联电阻后、我在 TXD 线路的 PHY 侧添加了一个上拉电阻器。

我能够使 PHY 在时钟的第 3 个上升沿停止将线路拉低。  但是、如果线路被拉至低电平、MAC 不会发出时钟。 我依靠基于 MAC 内部时钟的 RMII 总线时序。  

RMII 时序在 Phy 上的数据有效时间为上升沿之前 4ns、之后 2ns。  

隔离 TXD 线路的一种方法是在 MAC 和 PHY 之间插入缓冲器。 MAC 表示新数据在距离前一个上升沿 14 ns 之前有效、并且 PHY 希望最短建立时间为 4 ns。 被解码为 0。  

您好 Walter、

提供时钟显示 PHY 的预期行为是有意义的、感谢您进行此更新。

我不明白此上电时序与您提到的 RMII 总线时序之间的关系。 如果在 MAC 和 PHY 之间隔离 TXD 线路、可能会使 MAC 侧的 TX_D 上升、MAC 将启用 CLK、然后可以为 PHY 供电。 或者、如果有办法在 MAC TXD 自举锁存后延迟 PHY 上电、也可以尝试这样做。

此致、

Shane