Other Parts Discussed in Thread: AM2634
器件型号： DP83869HM
主题中讨论的其他器件： AM2634、 DP83869
您好团队：
我在这里分享了我们的原理图、并希望获得您的支持以进行详细审查。
我们正在开发一个定制电路板、其中 DP83869HMRGZR 以太网 PHY 通过 RGMII 与 AM2634 MCU 连接。 目前、以太网链路正在启动（存在 LED 指示）、但 ping 无效。
请您查看所附的原理图并提供反馈意见、以帮助我们确定问题。
如果我们这边需要任何其他信息（例如示波器捕获或布局详细信息）、请告诉我。
期待您的支持。
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此致、
Chinchetti Abhishek
您好 Chinchetti：
从原理图可以看到、这里是我的注释：
1.您可以做的一个改进是有直通 ESD 二极管。 这些二极管会通过二极管传递信号、从而允许您将器件直接安装到布线上、并消除悬挂在布线上的二极管的潜在残桩。 我不希望这本身会导致 ping 问题、但这是一个可以改进的地方。 下面是一个示例、说明了 DP83869EVM 原理图中的表现：
2.仔细检查时钟源和磁性元件是否在数据表规格范围内:
3.我建议读取 PHY 的 strap 配置寄存器、以确保您处于正确的运行模式。 我无法分辨此处组装了哪些电阻器、但读取寄存器是检查 PHY 是否正确配置的最佳方法：
否则、您的原理图看起来没有问题。 我建议使用DP83869 原理图检查清单作为设计的第二次审查、并浏览我们的DP83869 故障排除指南、解决您的 ping 问题。 这类似于我们对该 E2E 主题的讨论。
此致、
Shane
嗨、 Shane、
感谢您的意见。
我们在定制电路板上验证了以下内容：
我们附加了定制板的 PHY 寄存器转储日志。 请查看并告知我们您的观察结果。
我们还运行 PHY 内部环回示例 (enet_CPSW_loopback_phy_end_am_263x_CC_r5fss0-0)。 检测到 PHY、并从 CPSW 指示链路建立、但环回 测试未完成、并且我们未观察到任何 RX 数据包计数。
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Enet 环回：迭代 1
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CPSW_3G 测试
EnetAppUtils_reduceCoreMacAllocation：将 CoreID:0 的 Mac 地址分配从 4 减少到 2
打开 MAC 端口 1
EnetPhy_bindDriver:1873
PHY 0 处于活动状态
initQs() txFreePktInfoQ 使用 16 个 pkts 初始化
Cpsw_handleLinkUp:1653
已传输 5000 个数据包
删除 EnetApp_txTask() 并退出..
请告知我们有关给定数据的任何建议或意见。 需要做什么、获取 ping 和 PHY 环回。
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此致、
Chinchetti Abhishek
您好 Chinchetti：
从寄存器转储中、我看到该寄存器 0x11 = 7F02。 这意味着您以 100Mbps 的速率进行链接。 这是您期望建立链路的速度吗？
您是否知道 PHY 中哪些位 设置了内部环回示例 (enet_CPSW_loopback_phy_end_am_263x_CC_r5fss0-0)？ 我问的原因是这个 PHY 具有多个“内部“环回模式、我想看看此处正在测试哪个模式。 我们可以根据寄存器 0x0016[5：0]中的值来测试哪个环回。
例如、如果本例设置“模拟环回“、您还需要在 MDI 线路上使用 100 Ω 终端：
如果您可以包含指向该示例的链接、我也可以查看一下。
此致、
Shane
您好 Chinchetti：
目前、我们面临的问题是、TXC 在 ping 过程中不切换时钟行为、我们怀疑这可能与 RGMII 延迟（偏斜）配置不正确有关。
ping 正确期间不存在来自 MAC 的 GTX_CLK 信号？ 如果是、应检查 MAC 没有提供 TX_CLK 的原因。 设置 RGMII 偏斜以确保 PHY 相对于时钟正确捕获数据。 如果根本没有时钟、更改偏斜设置将不起作用。 出于好奇心、在 ping 测试中 PHY 是否提供 RX_CLK？
在 PHY 环回测试期间、我们能够观察到 TXC 和 RXC 时钟。 根据日志、MAC 正在向 PHY 发送 5000 个数据包、但我们并未接收到所有 5000 个数据包都从 PHY 发送回 MAC。 这表示 PHY 环回测试不完整。
你有正确的想法。 在这种情况下、调整 RGMII 偏斜是一个很好的下一步。 奇怪的是、MAC 在这种情况下提供 TX_CLK、但在 ping 测试中不提供。 这可能是需要在 MAC 侧进行调查。
要回答您的问题：
此致、
Shane
您好 Chinchetti：
当未处于环回模式时、 会根据 MDI 链路协商速度设置 RX_CLK。 如果您在 RX_CLK 上看到 25MHz、 这表明您以 100Mbps 的速率链接到已连接的链路伙伴。 MAC 将提供 TX_CLK：
通过“链路接通“、您是指 PHY MDI 侧的链路（寄存器 0x1 = 796D/LED_0 置为有效）、还是指 MAC 与链路伙伴的 MAC 之间的链路？ 在 PHY 中、链路接通仅指 MDI 上的链路。 您可以通过读取寄存器 0x11 来查看 PHY 的连接速度。 链路速度是否显示 PHY 以 100M 建立链路？
当处于环回模式时、RX_CLK 直接来自 TX_CLK、该 CLK 由 MAC 设置。 在这种情况下、MAC 将时钟速度设置为 25MHz、而不是 PHY。
此致、
Shane
嗨、Shane、
是的、这里从 MAC 侧观察到了他们的问题。 在这里我怀疑 PHY 自举电阻器配置。 请参考下面我们在电路板上读取的寄存器图像。
我们目前正在验证 strap 配置电阻器配置、并观察到与 RX_CTRL strap 配置相关的问题。
根据数据表、RX_CTRL 自举电阻器应处于下拉状态、以启用 SGMII 至 RGMII 运行。 但是、在我们的定制电路板上、当 RX_CTRL 被拉至低电平时、以太网链路未建立、我们无法通过 MDIO 读取 PHY 地址。
当前配置 (strap)：
您能否提供有关如何正确实现 SGMII 转 RGMII 模式的链路连接的建议？ 有关所需的 strap 配置或调试步骤的任何指导都会非常有用。 在这里、他们建议不添加 PHY、我们可以使用通过搭接电阻器添加的任何 PHY。
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此致、
Chinchetti Abhishek
您好 Chinchetti：
如果您打算使用 RGMII-SGMII 或 SGMII-RGMII（桥接模式）、则需要使用下面的操作模式搭接设置。 在这种情况下、RX_D3 和 GPIO_1 应上拉、而不是下拉。
您当前的 strap 配置设置不正确、因为它们将器件配置为 RGMII 转铜缆配置。 我很困惑、因为您发送的原理图未连接 SGMII 引脚、而仅连接 PHY 的 RGMII 和铜缆引脚。 这适用于不同的设计吗？
此致、
Shane
您好 Chinchetti：
1.链接并发送数据时、您在寄存器 0x15 中看到什么值？ 这是 RX_ERROR 计数器寄存器、它跟踪来自 MDI 的错误。如果电缆、链路伙伴或电路板的 MDI 布线出现错误、则该寄存器值可能会增加。
2. RX_CTRL 是 RGMII 转铜缆的镜像模式自举。 这将交换通道 A&D 和 B&C 当您将通道 A 路由到 RJ-45 的引脚 7/8（通常是通道 D）时、应在您的应用中将其拉高。
在 EVM 上、RX_CTRL 默认被拉至高电平（默认情况下，组装跳线 J6）。 这对于 EVM 也是正确的。
3、我先检查寄存器 0x15。 如果您看到该值增加、请尝试交换电缆和链路伙伴以查看是否有改进。
此致、
Shane
