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[参考译文] DS25CP152:输入迟滞和输出 LVDS 摆幅

Guru**** 2874030 points

Other Parts Discussed in Thread: DS25CP152, SN65LVP19

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1641489/ds25cp152-input-hysteresis-and-output-lvds-swing

部件号: DS25CP152
主题中讨论的其他器件: SN65LVP19

尊敬的支持部门:

 

我正在研究一个特殊的硬件架构来为一个申请系统计时。

 

 

image.png

 

右侧是 50 Ω 模拟输入。 频率范围为 400MHz ...1GHz 的时钟单端输入。 我将使用 LM5401 将其转换为差分信号、并让 ADC 将其数字化。

作为一条并行硬件路径、我想使用 LM5401 的这个差分输出来驱动 DS25CP152 的第二个输入。 以下是我的第一个问题:DS25CP152 中是否存在任何迟滞、或者是否反映在 500ps 的传播延迟中? 该传播延迟取决于时钟的上升时间吗? 传播延迟在不同时间和温度下是否保持恒定(例如,我可以将其参数化并在 SW 中使用相位校正算法吗?

我将使用电容器对 LM5401 和 DS25CP152 之间的信号进行去耦、并在 DS25CP152 的共模输入范围内对其进行重新偏置。 对此有何评论?

DS25CP152 的 LVDS 输出指定为 250mV 至 450mV 差分。 ADC12DL 指定的最小输入摆幅为 5.4V。 在 DS25CP152 数据表的以下图片中、我想知道 DS25CP152 是否 具有 500mV 至 900mV 的摆幅。

image.png

 

此致、

 

Simon

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Simon:  

    我们没有针对该器件设定任何迟滞规格、但传播延迟应将其考虑在内。 它测量 VOD 从 VID 超过 0V 开始越过 0V 所需的时间(图 6)。 无论如何、如果您想了解给定器件在建议的工作条件下的传播延迟变化情况、可以对时钟信号使用随机抖动规格 (t_RJ)。 例如、如果提供 1.1GHz 时钟信号作为输入、输出将只偏离其预期边沿 0.5ps。

    如需重新偏置交流耦合 LVDS 信号、您可以参阅此应用手册、了解有关如何执行该操作的一些示例: https://www.ti.com/lit/ab/slaa840/slaa840.pdf?ts LVDS=1777475402421&ref_url=https%253A%252F%252Fwww.google.com%252F 

    对于您在图 12 中的问题、它展示了在+400mV 和–400mV 之间摆动的差分输出电压、这处于规格限值范围内。 带有“M1"标签“标签的中心水平线为 0V。  

    此致、

    马特

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    尊敬的 Matt:

    谢谢或应用手册。 非常有趣的阅读。

    对于您在图 12 中的问题、它展示了+400mV 和–400mV 之间的差分输出电压摆动、这处于规格限值范围内。

    –400mV、在我看来高达 400mV 的差分摆幅为 800mV。 好的、ADC12DL 需要比 LVDS 规格更多的器件。 我无法将   250mV 至 450mV 的 DS25CP152 表规格与图 12 链接起来。 “你听我说。“ 请予以澄清。

    此致、

    Simon

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Simon:  

    错误。  差分输出电压是 OUT+和 OUT-引脚之间的电压差。  例如、如果 OUT+引脚的单端电压(相对于 GND 进行测量)为 1.4V、而 OUT-引脚为 1.0V、则这 2 个引脚之间的差分电压为 400mV。 如果逻辑状态被反转、OUT+变为 1.0V、OUT-变为 1.4V、则差分电压将为–400mV。 在数据表中、VOD 规格限制被描述为绝对值(有时写为|XE| VOD)、这意味着它代表正值和负值。 例如、如果典型 VOD 规格为 350mV、这意味着对于逻辑高电平状态、OUT+和 OUT-之间的电压将为+350mV;对于逻辑低电平状态、这意味着 OUT+和 OUT-之间的电压将为–350mV。

    您所说的“差分摆幅“假设 OUT+的单端电压为 400mV、OUT-为–400mV、这不是该器件的功能。  

    图 12 未显示原始 LVDS 信号。 它使用示波器上的数学函数通过计算 2 个通道之间的电压差来计算差分电压、其中一个通道位于 OUT+上、另一个通道位于 OUT-上。 因此曲线上有“M1"标签“标签。  

    TIA-644 LVDS 标准规定、和 LVDS 稳态输出电压应介于 247mV 和 454mV 之间。 如果 ADC 比这更需要、LVDS 器件将无法正常工作、因为从技术上讲、这不再是 LVDS 信号。 您可能需要 LVPECL。 在这种情况下、 SN65LVP19 之类的器件可以正常工作。  

    此致、

    马特