• 状态
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 0 订户
  • 视图 3 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] AM2434：NAND 闪存和 MSRAM 共享 GPMC 接口所需的指南

admin
Guru**** 2905440 points

Other Parts Discussed in Thread: AM2434

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1643324/am2434-guidance-required-on-shared-gpmc-interface-for-nand-flash-and-msram

器件型号： AM2434

您好 TI 专家、

我正在使用 AM2434 Sitara 设计一款数据采集器件、其中 NAND 闪存 (MT29F8G08ABACAWP-IT：C TR) 和 MSRAM (MR4A16B) 均连接到同一个具有共享 GPMC 控制线路和 8 位 GPMC0AD/数据线路的 GPMC 控制器。 我对此设计的稳健性有一些疑问、感谢您的指导：

  • 共享 GPMC 线路上所连存储器的组合容性负载约为 18 pF、而 GPMC 引脚根据规范支持高达 20 pF。 该裕度是否足以实现可靠运行、或者是否应验证其他信号完整性注意事项？
  • 某些引导模式引脚与 GPMC 数据引脚进行多路复用。 启动后、这些共享引脚是否会在正常 GPMC 运行期间导致总线争用或数据损坏等任何问题？
  • 由于两个存储器共享相同的接口线路、是否有任何建议的硬件预防措施或设计指南来确保稳定通信？

有关此设计的任何建议都将非常有帮助。 感谢您的支持。

  • 0
    TI__Guru**** 2905440 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好 Kashish Thakur,

    Anastas 不在办公室。 他将于下周初作出答复。

    感谢您的耐心！

    此致、

    Borislav Lazarkov

  • 0
    TI__Guru**** 2905440 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好 Kashish Thakur,

    请允许我多花点时间。 我目前正在与我们的 Sitara GPMC 硬件专家讨论该特定用例。

    我会在收到他的反馈后立即通知您。 请预计我们的回复可能会有一定的延迟（最早是明天的 COB）。

    谢谢！

    此致

    Anastas Yordanov   

  • 0
    TI__Guru**** 2905440 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Kashish Thakur,

    数据表电容负载 CL 是我们用于时序分析的值。 除了 16 位 133MHz 同步模式外、我们实际上在 3pF 至 30pF 的范围内运行 GPMC 时序分析 （数据表读数为 5pF 至 20pF 负载）。

    我们建议使用 IBIS 仿真来查看到 GPMC 存储器的放置是否会导致不必要的信号反射。

    GPMC 时序是可配置的、可能需要额外的时间 AD、以便数据总线 GPMC[7：0]在写入和读取期间锁存数据之前稳定。

    还有影响 WE 和 OE 等控制信号的可能反射。 存储器状态机可能无法处理非单调信号边沿。 根据布局的不同、信号反射可能会使信号的边缘失真。 因此、两个存储器可能需要非常靠近放置、以尽可能减少这些反射。 例如、一个存储器位于 PCB 顶部、另一个存储器位于底部、从过孔到每个存储器的布线极小、因此可以更大限度地减少反射。 例如、在具有 HyperLynx Linesim 的 IBIS 中试用。

    信号缓冲器是清理信号的一个选项、但时序分析需要考虑其传播延迟。

    如果通过电阻器拉至逻辑电平而不是短接、则与 GPMC 引脚共享的引导模式信号不应引起争用。 拉电阻器可能会影响信号的边沿速率、应包含在 IBIS sim 中。 在 EVM 上、我们有一个缓冲器、可在 SOC 复位期间将引导模式引脚置为有效、并在从 SOC 驱动 PORZ_OUT 为高电平后释放引导模式、因此隔离引导模式电阻。 请参阅 EVM 原理图。

    希望这对长期拖延有帮助和道歉。

    此致、
    标记