[参考译文] DS90UB947-Q1EVM：如何配置双 OLDI 模式

Nikolas-san,

感谢您的回答。
不过、 我还有疑问。

我将 DS90UB947 配置为双 OLED 模式。
因此、有效载荷速率是 PCLOCK 的两倍。
如果 PCLK 以 75MHz 频率切换、则有效载荷速率为 150M 像素/秒
它可以拆分为两个 FPDLINK III 通道。

然后、DS90UB948 将拆分的有效负载合并为一个 150 百万像素/秒的流。
最后、150M 像素/秒流可拆分为两个 OLDI 流来传输数据
每个速率为 75 百万像素/秒。
如果我的理解正确、DS90UB948 发出的 PCLK 应为 75MHz
而不是 37.5MHz。

如果 DS90UB947 中的自动速率检测功能、则只需测量输入时钟频率
无论单端/双端 OLDI 模式如何、器件的行为都与我所看到的相同。
我的怀疑是否正确？

MITA

Nikolas-san,

感谢您的回答。

你的答案与我的理解完全一致,但与我的观察不同。

当我在双 OLDI 模式下将 75MHz 时钟施加到 DS90UB947 时、即 37.5MHz 时钟
模式下的 DS90UB948 的 OLDI 接口。

我想知道您是否可以在使用 EVM 的实验室中进行检查？
请允许我在这个话题上停留一段时间。

MITA

你好、Mita-San、

您能否绘制出精确观察结果的方框图？ 请指示每个单独端口上的输入/输出的确切 CLK 频率（以 MHz 为单位）。

此致、

尼古拉

Nikolas-san,

感谢您的反馈。
下面是我的测试设置的方框图。

我使用 LMK03328EVM 作为时钟源。 脉冲模式发生器可用作替代源。
SAM 电缆被焊接至 FLY 导线并连接至 DS90UB947 的 LVDS 时钟输入。
使用示波器通过探头监控 LVDS 时钟输出。

MITA

你好、Mita-San、

LMK03328EVM 输出的确切频率是多少？ 您能否更具体地说明该 EVM 的工作原理？

此致、

尼古拉

Nikolas-san,

如前所述、我将 DS90UB947 和 DS90UB048 设置为双 OLDI 模式、
向 DS90UB947 施加了 75MHz 交流 LVDS 时钟并监控了输出时钟
串行时钟。 它是输入时钟 (37.5MHz) 的一半。

当输入频率增加到 150MHz 时、输出频率是
增加到 75MHz。

恐怕设置与默认设置相同。
在测试 EVM 时、我使用了 STP 电缆、而不是同轴电缆。

因为当我使用同轴电缆时还会遇到另一个问题。
EVM DS90UB948 已通过 STP 电缆正确锁定到输入。

MITA

Nikolas-san,

下面是我的评估板设置的详细信息。

MITA

你好、Mita-San、

根据您所描述的内容、您所观察到的内容是可以预期的、但我对您的测试设置的理解可能有一段延迟。 这是我对您的设置的解释、

根据我对您之前回复的理解、“对 DS90UB947 施加了 75MHz 交流 LVDS 时钟“意味着驱动到器件的总 PCLK 75MHz、不一定是 75MHz 的每端口 OLDI CLK。 如果我有误解、请纠正我。

此致、

尼古拉

Nikolas-san,

感谢您的反馈。
你的理解似乎与我的测试设置有点不同。
我随附了正确版本、如下所示。
您能看一下吗？

MITA

Nikolas-san,

感谢您的反馈。

是的、我有一个关键问题。
请为我的问题提供答案。

问题：
您是否可以配置 DS90UB947 和 DS90UB948 来传输 1080p60 视频信号
使用双 OLDI 输入和双 OLDI 输出模式？

在双 OLDI 输入和双 OLDI 输出模式下、输入和输出端的像素时钟速率
应该相同、但 DS90UN947/948 没有意识到。

MITA

Nikolas-san,

感谢您的答复。

我有点困惑。
在我尝试解决问题时、请耐心一点。

从图 13 可以看出、奇数像素和偶数像素分别映射到 D0–D3 和 D4–D7。
这意味着、如果系统采用 75MHz 时钟工作、则会将 150M 像素/秒的数据输入到 UB947 中。
您同意吗？

接下来、我们看 UB948 输出。
如本线程开头所述、当 UB947 输入 75MHz 时钟时、
UB948 以该频率的一半 (37.5MHz) 输出一个时钟。
对于 UB948 输出、奇数和偶数像素会在单个时钟周期内同时输出。
得到的数据速率为 37.5 M 像素/秒× 2 = 75 M 像素/秒
您同意吗？

输出数据速率是输入数据速率的一半。
剩余的 75 百万像素/秒数据在哪里？

MITA

Esther-san、

感谢您的答复。
这是我的终极问题。

下图来自 DS90UB947 数据表。

问题 1：

是否可以将 UB947 的 LVDS 输入 D0–D3 发送到
UB948 的 D0–D3（通过 DOUT0）和 UB947 的 LVDS 输入 D4–D7 至
UB948 的 D0–D3、通过 DOUT1？

问题 2：

在这种情况下、是否有方法可以保持的频率
UB947 的 LVDS 时钟输入和 UB948 的 LVDS 时钟输出相同？

问题 3：

如果无法做到这一点、则使用单个 OLDI 输入
传输 1080p60 格式图像的唯一方法？

MITA

以斯帖

如果您能回答我之前的问题、我将不胜感激。

MITA

你好、Mita-San、

当以斯帖是 ooo 的时候,我将再次讨论这个问题。

我想我们应该退一步回到这里。 UB947 串行器--> UB948 解串器的组合是一种非常常见的配置、用于驱动 1080p 视频、而与 UB947 OLDI strap、FPD-Link strap 模式和 UB948 strap 模式无关。

有鉴于此、您能否提供有关系统级架构的更多详细信息？ 源输出的 OLDI 格式是什么？ 在显示器上预计输入的 OLDI 格式是什么？

此致、

尼古拉

Nikolas-san,

感谢您的答复。

我明白了。  下面是一个概念方框图。

SoC 生成 1080p60 图像。
然后、FPGA 将此图像转换为两个 OLDI 流。

每个 OLDI 流由四个 LVDS 通道组成（串行化
每个 7 位）和 75MHz 时钟。
每个 OLDI 流同时输出相邻的奇数和偶数像素。

FPGA 输出的双 OLDI 信号都输入到 UB947。
UB948 预计会输出 UB947 接收到的数据
原始格式。

换句话说、如果绕过 UB947 和 UB948、则可以选择双通道接口
FPGA 输出的 OLDI 信号将直接输入到其中
LCD 面板和显示。
因此、B 输入时钟频率和输出时钟频率必须为
也一样。

MITA

你好、Mita-San、

感谢您分享方框图 — 非常感谢有关 FPGA 和 LCD 面板的上下文。

但是、您在文本中描述的内容似乎与方框图中描述的内容不匹配。 如果每个 OLDI 流在 FPGA 输出端都有自己的 CLK、则这是 独立的 OLDI、而不是 双 OLDI 。  独立 OLDI 允许每个 OLDI 端口独立运行（每个端口有一个 CLK 通道和四个数据通道、因此总共两个 CLK 通道和八个数据通道）、而双 OLDI 允许两个 OLDI 端口一起运行（具有一个 CLK 通道和八个数据通道）。

独立 OLDI 通常用于驱动两个单独的映像、而双 OLDI 通常用于驱动一个映像。 您能否说明一下 FPGA 的确切输出是什么？

此致、

尼古拉