[参考译文] SN65HVD251：高电平与低电平之间的时间差问题

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/572859/sn65hvd251-the-problem-of-difference-of-time-between-high-level-and-low-level

部件号：SN65HVD251

尊敬的：

我们测试了SN65HVD251DR，发现高电平的时间是4.6 Us，低电平的时间是3.4 Us。我们希望当频率为250 KHz，比特时间为4 us，高电平时间等于低电平时间时，比特时间的误差范围为0.2 % (传输数据时测试的10个电平的平均值)。下一个波形是否正常？您能否提供TI测试的SN65HVD251DR的波形？如何调整参数以使高电平时间等于低电平时间？

波形和原理图如下所示。我正在等待您的回复，谢谢！

8 年多前

0 admin 8 年多前

TI__Guru**** 2386600 points

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你好，Shaw，

您可以在数据表(www.ti.com/.../sn65hvd251.pdf)的图33中查看以100 kbps工作的设备的CAN波形以供参考。在这种情况下，您看到的位失真是由于显性-隐性边缘比隐性-显性边缘占用的时间更长。由于此边缘不是由CAN收发器主动驱动，其转换时间取决于CANH和CANL上的电阻性和电容性负载。测量这些波形时，您是否连接了两个端接节点，以便CANH和CANL之间的总等效电阻为60欧姆(并联两个120欧姆电阻器)？ CANH/CAL线路上的电容是多少？我在原理图上看到30 pF -这是否准确？ (如果是，同时连接了多少个类似的节点？)

此致，
最大

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