[参考译文] SN65HVD72：示意图说明

您好，Rohit：

此电路主要使RS-485收发器具有两种状态：

- D信号偏低：驱动器处于激活状态，并将负差分电压驱动至总线(RS-485接收器将其解释为逻辑"低"电平)。
- D信号偏高：驱动器未激活(高阻抗)，不驱动总线。

在第二种状态下，目的是让接收器将非驱动总线解释为逻辑高电平。 这可以通过添加外部电阻器来实现，这些电阻器将弱正差分偏置添加到总线(即A线路上的上拉电阻器和B线路上的下拉电阻器)。 这也可以通过使用具有内部故障保护偏置功能(如SN65HVD72)的专用接收器来实现。 此功能在负方向偏移接收器输入阈值，确保将0-V差分输入可靠地解释为"高"电平。

请注意，虽然此方案可以工作，但它不会受益于标准RS-485链路中存在的大噪声余量(其中高和低状态均由收发器主动驱动)。 如果要保留此边界而不为取消/重新启用输入添加单独的控制线路，则可以使用简单的计时器电路在D针脚切换时生成启用脉冲。 有关此示例，请参阅以下参考设计：

www.ti.com/.../TIDA-0.109万

随后，555计时器电路中使用的R/C组件可以根据应用程序所需的帧长度和数据速率进行缩放。

我希望这能有所帮助；如果您有任何其他问题，请告诉我。

此致，
最大

Rohit，

这仍然是双向/半双工；您只需要在要接收数据时确保D行保持高。 (在这种情况下，/re和DE引脚为低电平，来自总线的数据将反映在R输出引脚上。)

最大