[参考译文] DP8.3867万IR：将MDIO拉低

您好，

您能否与我们分享一个示意图？ 我很想知道您的IO或地面上是否有任何组件。 这是放油销打开时非常奇怪的现象。

此主板上是否有多个PHY？ 并行的多个MDIO上拉也可能会创建一个非常强大的上拉等效项，从而阻碍MDIO通信。

此致，

Rob，

以下是原理图的相关部分。 主板上没有其他PHY，MDIO上只有一个上拉装置。

意愿

e2e.ti.com/.../1385.ethphy.pdf

将，

查看您的示意图，我对PS_MIO_VREF_501引脚很好奇，我从Xilinx支持论坛( forums.xilinx.com/.../69.1706万)中找到了此线程

是否可以验证IO标准设置为LVCMOS25？

第二个调试步骤是将FPGA与MDIO总线隔离，并放置一个外部MDIO主控制器与DP8.3867万进行通信。 您可以使用我们提供的基于MSP430的工具。 您可以在 以下网址找到它：www.ti.com/.../usb-2-mdio 您将需要MSP430F5529启动板。

此致，

Rob，

是，IO标准设置为LVCMOS25。 我已按照Xilinx UG933第56页的建议为PS_MIO_VREF_501提供了参考电压：

将FPGA从这种情况中移除相当困难，因为它们位于同一电路板上，并且由相同的电源供电。 我已经看到，当PHY处于重置状态时，FPGA的MDIO级别是正确的。

意愿

将，

我在Xilinx的论坛上也发现了这一点，他说UG933不完整。  对于LVCMOS标准，您不需要VREF。  

您是否尝试过浮动VREF？  我还希望查看MDC系列，以确保FPGA提供DP8.3867万 32时钟周期。

您是否也将此问题发布到Xilinx论坛上？

此致，

Rob，

看来问题与VREF无关。 我附上了两个示波器镜头。 第一个显示当PHY重置被断言为低电平时尝试读取寄存器0x03的MDC和MDIO。 请注意，MDC和MDIO的电平应该是2.5V。 第二个图像显示当phy重置为高电压时，尝试读取reg 0x03。 在这里，MDC水平仍然正确，但MDIO未被拉至2.5V。 如果MIO_VREF (或FPGA方面的任何内容)是问题，我希望即使在phy重置时问题仍然存在。

有另一份该主板的副本，但我没有它。 我会看看我是否可以让别人在那个主板上做同样的测试，以确保它不仅仅是这个特定主板上的芯片。

phy处于复位时读取寄存器0x03

phy未处于复位状态时读取寄存器0x03

谢谢！

意愿

GPIO 0带确实是问题所在。 我在两条GPIO线路上都有内部上拉。 删除这些后，我现在可以与你的朋友交谈。 仍然无法发送/接收数据包，但我认为这与RX_CTRL上的坏带模式有关。

非常感谢Rob，

意愿

将，

是的，确保RX_CTRL已绑定到模式3，同时确保RGMII延迟设置正确。 这些数据被平方后，您应该获得数据包流量。

此致，