• 状态 Resolved
  • 已锁定 已锁定
  • 回复 5 回复
  • 订户 0 订户
  • 视图 558 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] SN65LVDS117：与1.8V的IO电压兼容

admin
Guru**** 2463330 points
Other Parts Discussed in Thread: SN65LVDT386

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/630119/sn65lvds117-io-voltage-compatibility-with-1-8v

部件号：SN65LVDS117
主题中讨论的其它部件：SN65LVDT386

您好，

我们计划将Kintex 7 FPGA的LVDS引脚连接到SN65LVDS117DGGR的1A和1B输入引脚。
该实现显示在随查询附带的结构图中。

e2e.ti.com/.../New-Microsoft-PowerPoint-Presentation.pptx

关于这一点，我有两个问题：

1. FPGA LVDS引脚位于1.8V电压组中。SN65LVDS117DGGR的电源电压为3.3V。 我对这方面的IO级别兼容性有疑问。
我无法理解SN65LVDS117DGGR数据表中的图1和表2 (参见图1)，并且无法将其与Kintex 7 FPGA的输出特性进行比较(参见图2)。
您能否确认此连接是否可行，FPGA的输出特性和SN65LVDS117DGGR的输入特性是否匹配？

2.我们目前没有为SN65LVDS117DGGR的LVDS输入提供任何端接。在数据表中，除LVDS外，所有类型的IO标准的端接详细信息均已提及。 请告知1A和1B上的LVDS输入是否需要任何100欧姆并行端接或任何其他类型的端接。

此致，

Nanjunda M

  • 0
    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，

    任何人都可以就上述问题提供建议。

    谢谢，此致，
    Nanjunda M

  • 0
    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你好，Nanjunda，

    SN65LVDS117DGGR的输入电压特性与FPGA的LVDS输出相匹配。 我认为您不需要在两者之间进行交流耦合。 您可以将FPGA直接连接到SN65LVDS117DGGR。

    您需要在LVDS输入端接100ohm。

    Dennis
  • 0
    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，

    感谢您的回复。 此查询在另一个项目中再次提出。

    理解您的观点，但我们还有一个疑问：

    在FPGA数据表中，1.8V LVDS部分提到了VOH和VOL。 同样 ，SN65LVDT386DGG的数据表也提到VIH和VIL。

    我们已确认这2个器件(VID与VOD和VICM与VOCM)之间的LVDS特性匹配。 但是VIH与VOH，VIL与VOL之间并不完全匹配。 对于LVDS信号，我们是否需要将其视为问题，或者我们是否可以继续确认VID和VICM？

    FPGA LVDS输出特性：

    SN65LVDT386DGG：

  • 0
    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    请任何人回复。

    谢谢，此致，
    Nanjunda M
  • 0
    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，Nanjunda，

    所有LVDS接收器(如果完全符合LVDS标准)都应支持其输入端子上0V至2.4V之间的任何输入电压电平。 在您的应用场景中，当FPGA使用最大输出共模电压(VOCM = 1.425V，最大输出 差动振幅)，VODIF = 600mV进行传输时，将产生最大输入电压电平。 在这种情况下，最大输入电压为1.425 + 0.6 =2.025V，低于2.4V，且在SN65LVDT386支持的范围内。 当FPGA以最小输出共模电压(VOCM = 1.000V，最大输出 差动振幅，VODIF = 600mV)传输时，将产生最小输入电压电平。 在这种情况下，最小输入电压将为1.000 - 0.6 = 0.4V，高于0V，并且在SN65LVDT386支持的范围内。

    在您的用例中，输出电压电平和输入电压电平之间不存在不兼容性。

    此致，

    哈桑。