[参考译文] DP83TD510E：RGMII Media Converter问题

您好Gerome，

根据DP8.3822万数据表，我的理解是默认情况下启用TX_CLK位移：

基于这一事实，而且我的通信只在一个方向工作，我猜TX_CLK会发生变化。  

我没有执行任何寄存器命令(我不能)，所以两个PHY都只能通过绑带设置。  RGMII是否只能用于带子设置的媒体转换器？  我当然希望如此。  否则，我拥有的这些板是废品。

原谅我的无知，但如果我确实需要一个微控制器来配置PHY，它是否需要一个特殊的接口，或者您只是使用GPIO连接到MDIO和MDC？

谢谢！

赛勒斯

您好Gerome，

好的，谢谢。

下面是我正在考虑的另一种方法： 我是否可以 在 DP8.3822万 RX_CLK输出中放置2个逆变器来延迟它？  如果这是一种好方法，您能否建议零件或特征以使其工作？   

我查看 了DP83TD510E RGMII计时(100)表：

如果我的解释正确，我需要40秒的延迟，对吗？  如果是，允许的最大延迟是多少？

如果40ns正确，则我需要时钟跟踪的7 m 来足够延迟-不实用！  我甚至不知道我需要多少个逆变器才能通过时钟来获得40ns延迟。

赛勒斯

您好，Cyrus：

请允许我与团队讨论此事。 我期望在星期三之前收到反馈。

此致，

Gerome

您好，Cyrus：

检查一下，您的意思是7 m = 7米？ 我相信，由于RGMII的速度是10Mbps，这将使信令频率达到2.5MHz，即400ns。 假设50 % 的占空比表示准时为200ns。 只要没有违反设置和保留时间，我就不会看到配置问题。  

作为一项建议， 您可以查看您的主板并确定MAC线路的范围，以了解510->822路径的工作情况，并将其与822->510路径进行比较，以获得在需要使用旋转新主板时需要对主板进行的任何调整的参考 较长的迹线。

此致，

Gerome

您好Gerome，

是，7 m = 7米。  在0.15 m 传播延迟时，我实际上需要时钟上具有额外跟踪长度的6 m 来获得40ns延迟。  这很不实用。

因此，如果数据在时钟边缘之前稳定40+ ns，而数据在时钟边缘之后稳定40+ ns，则它将工作(因此延迟从40- 160ns不等)，对吗？   

查看PCB上的MAC线没有帮助，因为822 在内部增加了TX_CLK位移。

赛勒斯