[参考译文] DP83867IR：100Mbps 同步时钟

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1107620/dp83867ir-100-mbps-synchronous-clocks

器件型号：DP83867IR

您好！

我在 MII 模式下以100Mbps 的速度使用 DP83867以太网 PHY 芯片。我有一个板、上面有3个 PHY 都由相同的25MHz 晶体振荡器驱动。当我探测它们的 TX_CLK 输出时、它们都处于正确的25MHz、但它们彼此异相。我希望所有 PHY 上的 TX_CLK 相互匹配并匹配晶体振荡器。我希望它们与振荡器同相。在100Mbps MII 模式下使用此芯片是否可以实现此目的？如果是、需要如何配置芯片以实现这一目的(通过硬件或寄存器)？我在其他通过以太网电缆连接到该板的板上也有此芯片。我希望其他板上的 PHY 从接收数据包中拉出 RX_CLK、然后将它们的 TX_CLK 设置为 RX_CLK 的值。这样、所有东西都与主/从拓扑中主板上的振荡器同步。在100Mbps MII 模式下使用此芯片是否可以实现此目的？如果是、需要如何配置芯片以实现这一目的(通过硬件或寄存器)？我看到数据表提到了一个用于将芯片设置为主/从模式的寄存器、但它仅在1000Mbps 的情况下讨论这一点、这是否也适用于100Mbps？

谢谢、

Ryan

3 年多前

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

有一个 PLL 未锁定到 XI 时钟的相位。这将解释为什么3个不同的 PHY 具有不同的相位对齐、即使在提供相同的时钟信号时也是如此。

我们确实在 DP83826上提供了2ns 内的锁相。 DP83867似乎是用于用例应用的超频器件(使用 MII 的速率为100Mbps)。 DP83826将能够满足用例要求并提供更严格的锁相。

此致、

Gerome

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

谢谢你，杰罗姆！

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Gerome、

我的问题的第二部分是：是否可以在某种从模式下将 TX 时钟锁定到 Rx 时钟、速度为100Mbps MII？

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

请允许我联系你。

此致、

Gerome

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

我们从未将其特征描述为在这种情况下工作。因此、您有责任验证此类配置。

此致、

Gerome

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Gerome、

感谢您回来。您建议我使用的部件是：DP83826、TX CLK 将锁相到基准、最大相移4ns。这解决了我一半的问题。如果我在一个板上有一些 DP83826 PHY 全部同步到同一参考时钟、则它们的 TX 时钟将在4ns 内同步。如果我在具有一对一连接的其他板上有一组 DP83826 PHY、它们断开的 RX 时钟是否也会同步到一定程度？或者、RX 时钟是否会被锁相、但起始相位可能会有所不同？我为该芯片购买了2个评估板、我看到 TX 时钟在整个电源周期中保持4 ns 的相位、就像您所说的那样。但是、另一个电路板上 RX 时钟上的起始相位会跳转。它锁定在第一板上的 TX 时钟上、但它看起来可能是一个完整的相位差周期、并且在整个电源周期中不一致。这意味着我的多个 PHY 上的多个 RX 时钟不会同步。

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

遗憾的是、这似乎是一个根本的系统问题。 RX_CLK 是从 MDI 数据流分频的时钟、因此无法知道从哪个时钟沿开始分频、从而解释了另一个板上的相位跳转。

此致、

Gerome

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

谢谢你，杰罗姆！

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Gerome、

还有一个问题。 DP83826的规格表明、从基准的上升沿到 TX CLK 的上升沿的延迟最大为4ns。对于100米长的电缆、从 TX CLK 的上升沿到 MDI 上的 SSD 符号的延迟为38 - 40ns。这是否意味着理论0米电缆的传输时间为2ns (40 - 38)？对于100米长的电缆、从 MDI 上的 SSD 符号到上升沿 RX CLK 的延迟为166 - 170 ns。这是否意味着对于理论0米电缆、它将是4ns (170 - 166)。那么、如果我们使用理论上为0米的电缆、则从一个板上基准的上升沿到另一个板上 RX CLK 的上升沿的最大延迟为10ns (4 + 2 + 4)？因此、是否可以安全地假设在我设置由同一基准驱动的板1上多个 PHY 时、它们连接到其他板上的 PHY (如果所有连接的电缆长度相同)、它们的 RX CLK 的上升沿应该在彼此的10ns 内？

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

Gerome 本周已不在办公室、下周初将回到您的办公室。

谢谢、

David

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

你(们)好、David 好的、谢谢。关于此方面的帮助主题：您是否了解 TI PHY 芯片专家提供的任何咨询服务？
谢谢、

Ryan

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

您正在寻找哪种服务？

谢谢、

David

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

一名工程顾问、可帮助我们使用这些芯片进行电路板/系统设计。帮助指出常见的做法和常见的陷阱。等等

0 admin 3 年多前

TI__Guru**** 2747375 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryan、

我们使用氪解决方案进行电路板设计。建议将我们的 EVM 用作参考设计、原理图可在用户指南中找到。

谢谢、

David

接口（参考译文帖）

接口（参考译文帖）(Read Only)

[参考译文] DP83867IR：100Mbps 同步时钟