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器件型号：DP83867CR 我们有一个应用尝试使用多个 DP83867 PHY 来精确同步多个电路板之间的时序。 我们使用从电路板发送到电路板的数据包、这些数据包携带短同步消息、我们将其用于电路板之间的粗调时序对齐。 此外、我们使用 RX_CLK 在电路板之间进行小量程时序对齐、并希望实现纳秒左右的绝对时序对齐。
我们很难在 TX_CLK 上获得一致的时序(因此我们假设我们在 TX 数据包中不能实现一致的时序)。 数据表提到、本地参考时钟(提供 TX 时钟)受 X1时钟输入和 RX 恢复时钟的影响、但似乎没有具体说明具体的方法。 我们假定 TX_CLK 将跟随 X1时钟、直到 RX_CLK 被锁定到一个传入的以太网链路、此时 TX_CLK 将由 RX_CLK 提供。
这两种情况似乎都不是真的。 我们没有发现 TX_CLK 与 RX_CLK 同步的情况 (即使在频率、更不用说在相位)-并且发现 TX_CLK 只受 X1时钟的松散影响： TX_CLK 通常将遵循 X1频率、但两者之间的相位可能会有很大的变化-显然在整个 X1周期中的任何位置。 当然、这不会提供我们需要的板对板同步。 是否有任何方法来设置此 PHY 以实现此目的？
Ken
