[参考译文] DS32EL0421：针对3.125Gbps 的 DS32EL0421 TxClk 最大时钟抖动规格

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1112412/ds32el0421-ds32el0421-txclk-max-clock-jitter-specification-for-3-125gbps

器件型号：DS32EL0421

您好！

我需要计算差分 LVDS 时钟输入上允许的最大时钟抖动、以保证3.125Gbps 的 PLL 在所有条件下都能正确锁定。如何从 DS32EL0421的数据表中计算此抖动/噪声数值？

Markus

3 年多前

0 admin 3 年多前

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Markus、您好！

我正在研究这一点、并将告诉您我是否可以提供此信息。

0 admin 3 年多前

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您好、Malik、
你对我有什么关于这方面的新闻吗？我们确实会面临偶尔出现的连杆 Ups (30..90分钟)我想知道根本原因。唯一的解决方案是对发送器接收器对进行下电上电。通过10..12米 CAT5e 电缆进行传输。

数据表确实注意到有一个内部偏置电路、可确保差分输入得到良好平衡。我想知道我们是否面临接收器饱和效应、因为10..12米屏蔽电缆是直流连接到接收器的。如果在整个布线中形成偏移电压、是否足够强以过度驱动接收器的内部偏置网络？

Markus

0 admin 3 年多前

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Markus、您好！

在此故障期间、您是否曾尝试停止 LVDS 链路、然后在不加电的情况下重新启动？我同意、如果唯一恢复的方法是对系统进行下电上电、那么这种故障似乎是某种共模转换。您能否在正常运行期间测量链路的 VCM 与故障情况之间的关系？

0 admin 3 年多前

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您好、Malik、
我将尝试测量。设备不在我所在的区域。我需要一些时间来进行测量。一旦我有机会让机器进行此类测量、我将告诉您结果。

同时、由于发送器由 Altera FPGA 驱动、我想知道抖动规格。过去、我在客户端看到了一些使用 FPGA 作为时钟和数据驱动器的问题。在某些情况下、这些串行器(例如 TI 的 TLK 系列)确实具有严格的时钟 rms 抖动规格、某些 FPGA 难以满足这些规格。

Markus

0 admin 3 年多前

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Markus、您好！

听起来不错、准备好后您可以在此处回复。我怀疑抖动可能不是这里的主要问题、但抖动肯定会在很长的时间内影响这里的输入、测量 DS32EL0421输入端数据流的浴盆曲线将告诉我们更多信息。

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