[参考译文] DP83822IF：当参考时钟使用晶体振荡器时、XI 输入需要哪种信号电平？

您好、John、  

感谢您的查询。

振荡器输入位于 VDDIO 域中。 振荡器的振幅需要跟随提供给 PHY 的 VDDIO 电压。

此致、

Sreenivasa

您好、Sreenivasa、

感谢您的快速回复。 这很有帮助。

然而、您知道很难找到1.8V 晶体振荡器、这一要求将增加系统成本和复杂的设计。 我正在考虑是否可以使用3.3V XO 驱动 XI 输入？ 我注意到"其他输入"的"绝对最大额定值"中的最大额定电压为3.8V。 我知道这个额定值不是建议的运行条件、而它意味着输入引脚的额定电压与 VDDIO 无关。 如果这意味着它还可以与3.3V XO 配合使用？

此致、

John

您好、John、  

感谢你的答复。

客户可以考虑的一个选择是使用电容分压器。  

此致、

Sreenivasa

您好、Sreenivasa、

感谢您的建议。 但是、我担心电容分压器存在一些风险：  

电容通常具有较大的容差、通常为+/-20%、这意味着分压电平的容差将为+/-40%！

2.我不确定振荡器是否允许大电容负载。 电容负载将导致极慢的上升/下降沿、通常情况下、高速数字器件不允许缓慢上升/下降输入信号。

3.大电容负载会将输出频率拉低，正如我所知。

此致、

John

您好、John、  

感谢您的参与。

这是我们为 DP83867E 推荐的产品、我也提出了类似的建议。

请查看 DP83867E 数据表。

此致、

Sreenivasa

尊敬的 Screenivasa：

谢谢你。 DP83867E 确实不同。 它专门指定了针对-0.3V 至2.1V 范围内 XI 输入的绝对最大额定值。 也许这就是数据表给出此类建议的原因。 而 DP83822的最大额定值为-0.3V 至3.8V。  

此致、

John

您好、Ohn、  

了解。 我曾表示 DP83867E 是可能的解决方案。  

让我检查输入是否大于电源。  

此致、

Sreenivasa

Sreenivasa：

非常感谢您的帮助！

John

您好、John、  

请注意、当我有一些输入时、我将更新您。

此致、

Sreenivasa

您好、John、  

我查看了下表中的 IO 范围、看起来输入与 IO 电压一致。

7.3建议运行条件

请告诉我您的想法。

此致、

Sreenivasa

您好、Sreenivasa、

表"7.3建议运行条件"指定了 VDDIO、AVD 和 CT 的电源电压范围、而不是 I/O 引脚信号电压范围。

此致、

John

您好、John、  

感谢你的答复。  

请参阅以下各节。

7.3建议运行条件

7.5电气特性

让 MW 与团队一起检查 IOS 的额定电压是否高于电源电压范围、并更新您的信息。

此致、

Sreenivasa

您好、Sreenivasa、

感谢您的解释。

是的、7.5电气特性中有 VIH/VIL 规格、但它仅指定 VIH/VIL 的最小/最大阈值、意味着 VIH 必须>1.3V、VIL 必须< 0.5V 以确保正确运行、但它不指定允许的最大 VIH。 我认为、根据该规格、我们无法确定 XI 是否可以接受3.3V CMOS 输入信号。  

作为参考、对于典型的逻辑器件、如果其输入信号不允许超过电源轨、则输入引脚的绝对最大额定电压通常为 VDD+0.3V。 对于其他一些器件、例如 LVC 系列逻辑器件、其输入引脚的绝对最大额定值电压与 VDD 无关、而是绝对电压、例如6.5V、在这种情况下、器件在由3.3V 电源供电时可接受5V 逻辑输入。 我猜 DP83822也会出现相同的情况。

此致、

John

您好、John、  

感谢您的参与。

 有关 DP83826、请参阅以下内容

我相信 DP83822i 也是如此。

我们似乎以相同的方式为所有器件规定了电气特性。 我查看了 DP83867和 DP83826

此致、

Sreenivasa

您好、John、  

我没有来自我的方面的任何其他输入、如果我有任何其他输入、我将向您更新。

此致、

Sreenivasa

您好、John、  

感谢你的等待。

下面是对我前面提到的内容的确认  

XI 引脚上有双二极管 ESD、因此 VDDIO 和输入信号电平应该相同。  因此、在1.8V VDDIO 的情况下、我们不能有3.3V 晶体振荡 器输入。

此致、

Sreenivasa

您好、John、  

您还有其他想法或问题吗 ？

此致、

Sreenivasa

您好、John、  

您还有其他想法或问题吗 ？

此致、

Sreenivasa