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[参考译文] DS250DF230:用于25G 应用 SPICE 模型的带重定时器的最大可实现铜线迹长度

Guru**** 2390875 points
Other Parts Discussed in Thread: DS250DF230

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1054718/ds250df230-maximum-achievable-copper-trace-length-with-re-timer-for-25g-applications-spice-model

器件型号:DS250DF230

在我们的设计中、我们使用了两 个 DS250DF230。 是否可以为 TINA 提供 SPICE 模型?

 

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我们将在 SFP28中使用此功能、我们将在其中接收 PTP + SYCNE。  

    由于布线长度较长(500mm)、我们将在 PCB 本身中使用有源电缆方法(每个 TX 两个重定时器、每个 RX 通道两个重定时器)

    从数据表中,我了解到每个重定时器的延迟将小于500ps,因为我们有两个重定时器。 我希望延迟为1ns。

    因为我们的是 PTP 转向系统。 我们应该在 PTP 中预期这个1ns 的时间延迟? 或者还会增加一些延迟?

    注意:-重定时器参考30.72MHz 由单独的振荡器提供。 这将不会与 PTP 同步

    (这是问题吗? 我们是否需要引导重定时器参考时钟以及 PTP?)

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    最大覆铜线迹长度取决于所使用的介电材料和通道性能。 重定时器 Rx EQ (DFE + CTLE)通常可在25Gbps 时补偿高达35dB 的插入损耗。

    您可以通过 TI.com 产品页面申请 DS250DF230 IBIS-AMI 模型文件的下载访问权限。 请参阅下面的链接。

    https://www.ti.com/licreg/docs/swlicexportcontrol.tsp?form_id=268257∏_no=DS250DF230-DESIGN&ref_url=asc_dc_dac

    谢谢、

    Rodrigo Natal

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    感谢 Rodrigo、

    "我们在 SFP28中使用此功能、我们将在其中接收 PTP + SYCNE。  

    由于布线长度较长(500mm)、我们将在 PCB 本身中使用有源电缆方法(每个 TX 两个重定时器、每个 RX 通道两个重定时器)

    从数据表中,我了解到每个重定时器的延迟将小于500ps,因为我们有两个重定时器。 我希望延迟为1ns。

    因为我们的是 PTP 转向系统。 我们应该在 PTP 中预期这个1ns 的时间延迟? 或者还会增加一些延迟?

    注意:-重定时器参考30.72MHz 由单独的振荡器提供。 这将不会与 PTP 同步

    (这是问题吗? 我们是否需要引导重定时器参考时钟以及 PTP?)  "

    也请提供此查询的详细信息。 如果这不清楚、请告诉我

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    请参阅下面的我的输入。

    从数据表中,我了解到每个重定时器的延迟将小于500ps,因为我们有两个重定时器。 我希望延迟为1ns。 因为我们的是 PTP 转向系统。 我们应该在 PTP 中预期这个1ns 的时间延迟? 或者还会增加一些延迟?

    • 对于两个重定时器通道都已对数据进行 CDR 锁定的情况、这是一个合理的估算

    重定时器参考30.72MHz 由单独的振荡器提供。 这将不会与 PTP 同步。 这是个问题吗?

    这不是问题。 30.72MHz 校准时钟实际上不会馈入数据路径。 它主要由重定时器数字逻辑用作 PPM 校验功能的参考。 每个重定时器通道将从输入数据中恢复时钟、然后该恢复时钟作为采样器的参考。

    此致、

    罗德里戈

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    [引用 userid="496671" URL"~/support/interface-group/interface/f/interface-forum/1054718/ds250df230-maximum-achievable-copper-trace-length-with-re-timer-for-25g-applications-spice-model/3901773 #3901773"]由于布线长度较高(500mm),我们将在 PCB 本身中使用有源电缆方法实现(每个 TX 两个重定时器,每个 RX 通道两个重定时器)

    如前所述、我们在 PCB 中使用有源电缆方法、目前、我们在 CAL_CLK_OUT 的帮助下使用一个振荡器级联到全部四个重定时器。

    通过这种方式、我们还需要对 LVCMOS 时钟以及高速信号进行路由。

    我们是否可以为每个重定时器对提供两个单独的时钟? 如图中所述。 这是否会以任何方式影响系统?

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    [引用 userid="496671" URL"~/support/interface-group/interface/f/interface-forum/1054718/ds250df230-maximum-achievable-copper-trace-length-with-re-timer-for-25g-applications-spice-model/3902236 #3902236"]
    由于布线长度较长(500mm)、我们将在 PCB 本身中使用有源电缆方法(每个 TX 两个重定时器、每个 RX 通道两个重定时器)

    如前所述、我们在 PCB 中使用有源电缆方法、目前、我们在 CAL_CLK_OUT 的帮助下使用一个振荡器级联到全部四个重定时器。

    通过这种方式、我们还需要对 LVCMOS 时钟以及高速信号进行路由。

    我们是否可以为每个重定时器对提供两个单独的时钟? 如图中所述。 这是否会以任何方式影响系统?

    [/报价]

    请在这方面帮助我们、

    如果我在 SFP 的4重定时器解决方案中犯了任何错误、您能验证我们的 SCH 吗?

    e2e.ti.com/.../6787.retimer.pdf

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    关于:"我们可以为每个重定时器对提供两个独立的时钟吗? 如图中所述。 这是否会以任何方式影响系统?"

    • 是的、这不是问题
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    原理图输入。 未发现任何问题、只需对高速 I/O 交流耦合电容器进行评论即可。

    已检查并正常

    • VDD 滤波和去耦
    • CAL_CLK_IN -> 30.72MHz 振荡器基准
    • ADDR 引脚搭接选项
    • SCL 和 SDA
    • EN_SMB -> 1k Ω 上拉至 VDD、用于在 SMBus 受控模式下正常运行
    • READ_EN_EN ->在 EN_SMB = 1时悬空、以实现 SMBus 从模式运行
    • All_DONE
    • INT_N
    • TEST0悬空
    • test1 -> 1k Ω 下拉至 GND

    注释

    • 高速输入和输出
      • 在重定时器接口上实现外部交流耦合电容、以承载 ASIC/FPGA。 这很好
      • 外部交流耦合电容器似乎是在 SFP 光学模块的某些接口上实现的。 由于模块已包含交流耦合电容器、因此这些外部交流耦合电容器是冗余的