[参考译文] NS16C2552：CLK 占空比规范

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle ]NS16C2552
(1)使用外部振荡器时是否需要一个2kΩ Ω 上拉电阻器？
PC16552是否相同？

上拉电阻器值或 xtal 引脚上的任何组件仅取决于晶体负载要求、UART 器件在大多数情况下应被视为与振荡器要求无关(您可以在晶体振荡器负载计算中使用寄生电容负载。

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle ](2)关于 NS16C2552、振荡频率；18.432mH 已确认、
振荡波形的上升沿快速上升、但下降波形温和。
我正在检查下降波形。[/引述]

您能提供一个范围让我们看看吗？

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle "]是否有占空比标准？

通常、占空比为50-50、我之前没有看到过比偏斜过大的情况。

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle "]如果有占空比标准，则 PC16552是否相同？[/quot]

我建议两个器件具有相同的占空比。  

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle ]\n 如果是这样的波形、则预计会在 DYTY 比率不同的情况下使用该波形。
 如果采样很少发生变化、是否可能会导致通信不佳？[/引述]

我需要了解班次有多糟糕。  

-Bobby

您好、Bobby、

感谢你的答复。

我想再次确认，请您提出建议。

--

关于问题(1)、  

客户使用外部振荡器、而不是晶体单元。

在这种情况下、我的理解是、不需要外部电阻器。

另一方面、在加载寄生电容时需要考虑晶体振荡器。

正确吗？

关于问题(2)、您能否提供占空比容差。

在客户的情况下 、CLK：H 为53%、CLK：L 为47%。

有问题吗？

--

感谢您的大力帮助与合作。

此致、

新一

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle/3764683 #3764683"]

另一方面、在加载寄生电容时需要考虑晶体振荡器。

正确吗？

[/报价]

正确、振荡器的数据表通常会提供某种预期的电容负载、您可以将该值与 XTAL 引脚的寄生电容牢记在心。

[引用 userid="119143" URL"~/support/interface-group/interface/f/interface-forum/1018275/ns16c2552-specification-of-clk-duty-cycle/3764683 #3764683"]

关于问题(2)、您能否提供占空比容差。

在客户的情况下 、CLK：H 为53%、CLK：L 为47%。

有问题吗？

[/报价]

这非常接近50%占空比。 我认为这不会产生任何问题。

不过、我想验证外部振荡器的范围是否正常？ (无削波、信号从0V 摆动至 Vcc)

*此外，客户尝试支持或打算使用什么 Budrate？

-Bobby

您好、Bobby、

感谢你的答复。

是的、我要求客户提供时钟波形。

当我可以获得时、我将会分享这一点。

感谢您的大力帮助与合作。

此致、

新一