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[参考译文] TUSB2046B:无法识别下游器件

Guru**** 2379650 points
Other Parts Discussed in Thread: TUSB2046B
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1016726/tusb2046b-the-downstream-device-is-not-recognized

器件型号:TUSB2046B

您好!

我们遇到了 TUSB2046B 问题。 下面是配置和我们已检查的内容的详细信息。

[配置]
USB2.0全速
Down1、2:未使用
Down3:从未出现问题的 TI (Tiva C) MCU… DFP3
Down4:具有问题…的触摸板控制器(实际上是通用 MCU) DFP4

[调查]
-引脚27:来自振荡器的48MCLK 是稳定的
-复位排序看起来正常。 (集线器 UFP 和 DFP3始终正常)

- VBUS 通电大约100ms 后、DFP4会将 D+上拉至高电平。

- DFP4器件将 D+切换为(a) 4us 高电平->(b) 9ms 低电平->(c)保持高电平。
这是内部 USB Phy 唤醒时引起的。 这是不可避免的。

-通过 LeCroy USB 协议分析器,TUSB2046B 未检测到端口4的端口连接。
设置 SET_FEATURE (PORT_POWER)后、主机控制器似乎会发出 GET_STATUS 100ms。
DFP4此时可能无法唤醒、但这是可以预料的、因为它需要大约100ms。
我们认为问题是一旦 DFP4处于唤醒状态、TUSB2046B 就不会输出状态更改端点。

-当问题发生时、我们尝试强制 D+手动拉低、然后释放到高电平。 TUSB2046B 输出状态更改端点并开始通信。
因此,我们假设这一问题是由 TUSB2046B 无法识别 DFP4导致的

问题的几率不是100%。 它似乎取决于触摸控制器 MCU 的 USB 主机控制器、操作系统和硬件型号。

[问题]
我们预计 DFP4设备的行为会以某种方式影响 TUSB2046B 的检测过程。
- TUSB2046B 是否具有4us D+干扰连接/断开检测等极快脉冲?
- TUSB2046B 是否存在 D+低电平超过100ms VBUS 变为高电平的问题?
- TUSB2046在上拉 D+的同时也无法检测下游器件,这有什么原因吗?

  • DFP4 VBUS 和 D+:良好外壳
  • DFP4  VBUS & D+:故障案例... 无 事务
  • 主机和集线器 UFP 之间的日志:良好的情况... 已发布"状态更改端点"

  • 主机和集线器 UFP 之间的日志:故障情况... TUSB2046B 从不发出端口4的状态更改

  • D+:(A)高脉冲4us
  • D+:(b)低9ms

e2e.ti.com/.../TUSB2046B_5F00_Schematic.pdf

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    您好!

    我正在研究这个问题。 您能否提供一些有关故障情况下 D-状态的其他详细信息? TUSB2046B 不会预期 D+上的初始脉冲、可能会导致此处出现问题。 为了更好地理解问题并回答您的问题、我想知道 D-状态。

    扩展 TUSB2046B 的复位信号是否也有助于解决此问题?   

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    您好、Malik、

    此图显示了 D-(Ch3)的状态。 我们还想知道 TUSB2046B 将其视为低速器件。 但 D 保持低电平。

    将复位延长至550ms 没有帮助。 我们认为这已经足够长了。

    我们知道 TUSB2046B 被广泛使用、并且行为几乎是固定的。 我们只想知道如何更改 TPC 的时序、以便更好地检测 TUSB2046B。 感谢您的帮助!

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    您好!

    由于 D-在整个时间内处于低电平、因此存在一个 D+长时间处于低电平并重新检测到 Vbus 的问题。 如您所怀疑的那样、有效 Vbus 和有效 D+上拉之间的最长时间应为100ms。 也许 TCP USB PHY 可以提前唤醒、以考虑初始脉冲造成的延迟。

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    您好、Malik、

    建立连接后、我们尝试从内部 MCU 关闭 VBUS 到 DFP4器件。 这个问题似乎已经解决了。 您是否认为 TUSB2046B USB PHY 的第一个脉冲和第二个脉冲之间存在任何差异?  

    我们将应用此模块作为解决客户问题的解决方案。 请告诉我它是否不确定或可能会产生其他副作用。

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    您好!

    我怀疑第二个有效 VBUS 和一致的 D+上拉之间的时序比第一个有效 VBUS 短、并允许进行有效连接。