[参考译文] DP83867E：DP83867E

您好、Onur、

2个 PHY 不工作意味着什么？ 是否没有链接、是否未发送数据？  

此致、

-Alvaro

您好、Alvaro、我是说我们与所有5个以太网接口建立相同的连接、然后发送帧并读回帧。 对于鲨鱼、我们可以看到我们发送的帧、但对于接收到的帧、我们只使用5个中的3个接口读取它。 我们对 PHY (在 FPGA-PHY 之间)进行了环回测试、FPGA 无法在相同的2个接口中读回帧。  

当我与其他电路板建立连接时、我看到所有 PHY 1Gbps 链路建立引脚均处于活动状态。 我还看到 Rx 和 TX 上的 RGMII 时钟125MHz、我还看到一些数据正在切换。  

现在是否清楚？ 如果我们不遵循您关于跟踪匹配的指导原则、您还能告诉我们该怎么办？  

注意：电路板不是我的设计、我试图帮助在重新设计阶段之前使其正常工作、以了解根本原因。

此致

Onur

您好、Onur、

请允许我再有一天与我的团队讨论这个问题、很抱歉今天没有准备好回复。

此致、

Alvaro

当然、我在等。

您好、Onur、

使用寄存器0x0086中的设置进行变通。 确保 PHY 启用 了移位模式(可以通过从寄存器0x0032读取位0和位1来检查)

我们之所以建议这样做、是因为我们认为问题在于 MAC 接口、通常的调试过程让我们检查时钟和数据之间的偏差。

此致、

Alvaro

您好、Alvaro、  

实际上、我们尝试以0.25ns 的分辨率转换时钟、这种方法很有用。  

但我在这里的主要问题不是解决办法，而是不遵守规则的影响。  

在一个接口中、我有1个数据比所有其他数据、控制信号和时钟短1英寸、该接口正在工作。  

在其他接口中、数据之间的增量为0.35英寸、我们无法使该接口正常工作。  

如果不匹配的迹线只会导致偏斜、我预期为1英寸-> 180马力、那么我不理解为什么我们在您的文档中有非常严格的匹配要求。 (  在 Sla387设计布局检查清单中、数据、时钟和控制信号的长度要求为20mil。)

您好、Onur、

应用手册中的指导原则是根据最佳布局实践最大限度地增加时序余量。 这些是建议、而不是硬性要求。

此致、

Alvaro

您好、Alvaro、

感谢您提供相关信息。  

一旦我们测量从 PHY 到 FPGA 的信号、我们就会看到信号上升和下降时间不是很快。 (信号形状良好)

信号保持在定义的范围内、但它可以达到的最高电压为1.6V、它降低的最低电压为250mV。

连接到 RGMII 发送信号的串联电阻器设置为0欧姆。 您是否认为将 IO 阻抗降低到35欧姆而不是默认值50欧姆会有所帮助？

此致

您好、Alvaro、

我还在我们的设计中看到、所有 JTAG 引脚都连接到一个包括 TDO 的上拉电阻器。  

您认为这会造成问题吗？

此致？

您好、Onur、

请查看我的以下回复。

• 连接到 RGMII 发送信号的串联电阻器设置为0欧姆。 您是否认为将 IO 阻抗降低到35欧姆而不是默认值50欧姆会有所帮助？
  • 您可以尝试四处走动、看看它是否会提高信号完整性/速度
• 上拉 JTAG_TDO 引脚
  • 没关系、没有影响。

此致、

Alvaro