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[参考译文] DP83869HM：PHY 芯片电路回顾

admin
Guru**** 2452710 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1036791/dp83869hm-phy-chip-circuit-review

器件型号：DP83869HM
主题中讨论的其他器件：DP83869

您好！

我们在项目中使用的是 DP83869芯片组。 原理图设计已完成。 我们需要对 DP83869电路进行一些回顾。

请进行一些回顾、并向我们提供您宝贵的反馈和任何更正。 请查找随附的 pdf。

请做必要的事。

注意：我们的设计中没有使用任何 MAC，我们需要使用硬件设置选项来控制 PHY 芯片。  

谢谢你。

此致、

Sandeep

e2e.ti.com/.../PHY_5F00_chip_5F00_review.pdf

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    TI__Guru**** 2452710 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sandeep、

    对拖延表示歉意。 我们将能够在本周星期三之前查看原理图并提供反馈。

    谢谢、

    Nikhil

    此通信和任何相关通信中的所有信息均按“原样”和“不含任何瑕疵”提供，并受 TI 的重要声明(http://www.ti.com/corp/docs/legal/important-notice.shtml)约束。

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    TI__Guru**** 2452710 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Nikhil、

    感谢您提供有关审核进度的信息。

    此致、

    Sandeep

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    TI__Guru**** 2452710 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sandeep、

    没问题、感谢您的耐心。

    谢谢、

    Nikhil

    此通信和任何相关通信中的所有信息均按“原样”和“不含任何瑕疵”提供，并受 TI 的重要声明(http://www.ti.com/corp/docs/legal/important-notice.shtml)约束。

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    TI__Guru**** 2452710 points
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    您好、Sandeep、

    请在下面查找我对所提供原理图的 PHY 部分的评论：

    • 电源去耦： 好的
    • RBIAS： 好的
    • 时钟： 好的
    • JTAG： 好的、建议将 JTAG_TDO 拉至低电平以强制执行 OP_Mode 默认设置。
    • 复位：好的
    • INT_PWDN： 好的、如果用作中断、建议使用2.2k 上拉电阻器
    • MDC： 好的
    • MDIO： 好的
    • MAC IF： 确保将0.1uF 交流耦合电容器放置在 SGMII 线路上。
    • MDI： 好的
    • 磁性元件：使用集成磁性插孔、确保符合数据表建议。
    • 机箱 GND 隔离： 建议并联 RC 将 GND_CHASSI 和 GND_PHY 分离、以实现最佳的 EMC/EMI 性能。 4700pF || 1兆欧
    • 绑带：  
      • 建议 为每个 RX 引脚使用单独的电阻器网络。  
      • R853为0欧姆接地、不是 DNP。  
      • 我看到几个0 Ω 接地、请使用下拉的推荐值。
    • LED： 好的

    如果您有任何疑问、请告诉我。

    谢谢、

    Nikhil

    此通信和任何相关通信中的所有信息均按“原样”和“不含任何瑕疵”提供，并受 TI 的重要声明(http://www.ti.com/corp/docs/legal/important-notice.shtml)约束。

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    TI__Guru**** 2452710 points
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    您好、Nikhil、

    对拖延答复表示歉意。 由于工作繁忙、无法回复。

    非常感谢您宝贵的评论意见。 我们将采纳您提到的建议。

    此时： JTAG： 好的，建议将 JTAG_TDO 拉至低电平以强制执行 OP_Mode 默认设置。

    实际上、我们的应用处于100Mbps 媒体转换器模式。 在自举选项表中、它被称为2.49K 欧姆上拉至 VDDIO。 请找到以下屏幕截图供参考。

    现在、在我们的原理图中、我们已经使 JTAG_TDO 引脚具有到 VDDIO 的2.49K 上拉电阻。 那么、这是有道理的。

    请告诉我您对此的看法。

    谢谢你。

     

    此致、

    Sandeep

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    TI__Guru**** 2452710 points
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    您好、Sandeep、

    对这种混乱表示歉意。 建议将 JTAG_TDO 拉为低电平、这是针对默认 RGMII 到铜线配置的。  您的理解是正确的、您可以继续进行上拉。

    谢谢、

    Nikhil

    此通信和任何相关通信中的所有信息均按“原样”和“不含任何瑕疵”提供，并受 TI 的重要声明(http://www.ti.com/corp/docs/legal/important-notice.shtml)约束。

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    您好、Nikhil、

    感谢您检查并更新此内容。  

    我们为您提供了很好的建议。 我们纠正了设计中的错误。

    谢谢你。

    此致、

    Sandeep

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    TI__Guru**** 2452710 points
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    您好、Sandeep、

    谢谢你。  

    此致、

    Sreenivasa