[参考译文] DS90UH941AS-Q1：ALP 中的 DSI CLK 差异信息

您好、Roy、

您读取的200MHz 是 PCLK 而不是 DSI 时钟。 这种读取将与实际的 PCLK 值略有不同、因为它只用于调试模式。

941AS 是双模还是单模？

此致、

Michael W.

您好、Michael、

941在双模式下工作。  

我确信 DSI CLK 和 PCLK 之间的关系。 我们是否有相关文档或常见问题解答可以共享？

罗伊

您好、Roy、

这是您的系统的方框图吗？ 如果您使用4通道 DSI 和一个 DSI 端口输入、则 PCLK 频率将为(DSI 时钟频率)/3。 如果您使用 DSI 双通道、则 PCLK = 2*(DSI 时钟频率)/ 3。

此致、

Michael W.

您好、Michael、

感谢您提供信息。 但结果是冲突的。 进行了比较。 每个端口的 DSI CLK 为92MHz。 ALP 显示 PCLK = 200MHz。  

我们如何解释结果？

罗伊

您好、Michael、

上述问题已得到解决。  现在我们面临另一个问题。 现在、我们使用外部 DSI 来启动显示屏、但我们发现941 <->984之间的链路将丢失。

链路就绪有时为 True、有时为 False、但大多数时间为 False。 您能告诉我可能的根本原因吗？ 或我们忘记设置的任何寄存器？

我们使用了941 internal Patgen 来成功显示。 链路稳定。  

此致、

罗伊

您好、Roy、

当链路丢失且稳定时、您能得到941的寄存器转储吗？

此致、

Michael W.

您好、Michael、

有关941寄存器内容、请参阅此文档。 很难获得链路稳定寄存器、因为链路稳定< 1s

[引用 userid="424310" URL"~/support/interface-group/interface/f/interface-forum/1040050/ds90uh941as-q1-dsi-clk-difference-info-in-alp ]AUO DSI display.NRD[/quot]

罗伊

您好、Roy、

我看到、您是否在该寄存器转储和当前系统之间修改了任何内容？ 您的 DSI 源 SOC 是什么？

此致、

Michael W.

您好、Michael、

它们使用信号发生器来生成所需的 DSI 信号。 他们已经验证了另一个项目中的信号是否正常。 下面是我们使用外部 DSI 和941内部 Patgen 时的寄存器转储。 根据已讨论、在外部 DSI 模式下、FPD 链接状态为 False。 此外、984上的 LOCK 引脚也处于低电平。  

e2e.ti.com/.../auo-dsi-display.zip

e2e.ti.com/.../auo-pattern-generator-display.zip

此致。

罗伊

您好、Roy、

941AS 在 DSI 端口之间具有非常严格的偏差要求该要求是“DSI 端口之间的偏差必须小于两个像素时钟周期(单个 DSI 像素时钟频率)”。 我怀疑这会导致问题、您能否验证您的 DSI 源是否满足此要求？

此致、

Michael W.