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器件型号:SN65DSI84-Q1 大家好、
数据表显示"LVDS 时钟可能来自 DSI 通道 A 时钟"。
现在客户有两个分别为25MHz 和68MHz 的 LCD 显示屏、LVDS 将连接到该显示屏。
如果 DSI 通道 A 的时钟分别为25MHz 或68MHz、LVDS 时钟是否也会变为25MHz 或68MHz?
谢谢。
此致、
Jo
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大家好、
数据表显示"LVDS 时钟可能来自 DSI 通道 A 时钟"。
现在客户有两个分别为25MHz 和68MHz 的 LCD 显示屏、LVDS 将连接到该显示屏。
如果 DSI 通道 A 的时钟分别为25MHz 或68MHz、LVDS 时钟是否也会变为25MHz 或68MHz?
谢谢。
此致、
Jo
Jo
如果选择了 DSI 通道 A 时钟、则将其除以 DSI_CLK_DIVIDER (CSR 0x0B.7:3)中的因子、以生成 LVDS 输出时钟。 此外、LVDS_CLK_RANGE (CSR 0x0A.3:1)和 CH_DSI_CLK_RANGE (CSR 0x12)必须分别设置为内部 PLL 的 LVDS 输出时钟和 DSI 通道 A 输入时钟的频率范围、以确保其正常运行。
最小 DSI 高速(HS)时钟输入频率为40MHz、因此25MHz 超出规格。
谢谢
David