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器件型号：DP83825I 主题中讨论的其他器件： DP83640、 DP83825
我正在设计一款基于 AM4372BZDNA80处理器且具有两个 RMII 以太网端口的全新 Sitara 板。
我正在考虑将两个 DP83825I 器件用于 PHY、并尝试确定最佳 REFCLK 架构。
一个处于主模式且具有25MHz xtal 的 PHY、并使用50MHz 输出来驱动处于从模式的其他 PHY、同时还将两个 REFCLK 输入驱动至 AM437x。 是否有足够的时钟驱动强度？
2、每个 PHY 都处于主控模式、具有各自的 xtal 和50MHz 输出、可分别连接到相应的上行 REFCLK 输入
3.使用外部50MHz 时钟振荡器芯片来驱动从 PHY 以及 REFCLK 输入。 (也可以在主模式下对两个 PHY 使用25MHz 示波器、并使用相应的50MHz 输出来达到最大值)。
由于成本原因、首选解决方案。 这是否可行？
谢谢。
