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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1012879/tusb7320-will-you-tell-me-the-spec-of-power-up-sequence-of-tusb7320
您能告诉我 TUSB7320的上电序列规格吗？
1.1V 和3.3V 上电间的①timing Ω 规格 电源电压和 CLK 之间的②timing 规格
如果我们违反上述时序规格、 会发生什么故障模式？ 违反时序规格时是否有故障率数据？
您好：
1.1V、3.3V 和 CLK 之间没有序列。 但最重要的是要使 GRST#在1.1V、3.3V 和 CLK 稳定之前保持低电平。
在 PCIe 参考时钟稳定后、还应保持至少100us 的 PERST 低电平。 请查看数据表的第104页。
此致、
Brian
感谢您的回答。
(CLK→电源)的序列是否没有问题？
我找到 了您的答案(https://e2e.ti.com/support/interface-group/interface/f/interface-forum/997234/tusb7320-noise-occurs-in-the-power-supply/3742301?tisearch=e2e-sitesearch&keymatch=TUSB7320#3742301)
上述答案表明、您建议在 VDD 之后输入 OSC 时钟。
请告诉我详情？
CLK 可以比电源提前启动，但不超过100us。 断电时、IO 引脚上的任何应力都将对器件进行反向驱动并导致泄漏。 如果反向驱动器一致且持续时间较长、则可能会缩短器件的使用寿命。
