[参考译文] DS90UH941AS-Q1：内部 CLK/外部 CLK/DSI CLK 设置

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器件型号：DS90UH941AS-Q1
主题中讨论的其他器件：LMK61E0M

大家好、

然后、我们的 MODE_SEP-CLOCK 模式设置为"0"。

我们更改为使用外部时钟来实现内部模式。我们连接 REF0上的示波器。我们应该修改其他寄存器吗？

下一步将使用 DSI CLK，我们将 MODE_SEL-时钟模式更改为“1” 。我们应该修改其他寄存器吗？

罗伊

0 admin 3 年多前

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Roy、您好！

对于来自外部 REFCLK 的 PCLK、您需要设置0x56[1：0]= b'01、然后在 PATGEN 配置中、通过设置0x65[3]= 1来配置外部 PCLK 模式。要使用 DSI 时钟的 PCLK、则0x56[1：0]= b'00 (这是默认值)、0x65[3]= 1。

如果 DSI 源处于连续时钟模式(无论您是使用来自 DSI 时钟的 PCLK 还是在0x56中使用外部 REFCLK 模式)、也请确保设置0x4F[7]= 1。

此致、

Casey

0 admin 3 年多前

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您好、Casey、

感谢您提供详细信息。我想向您咨询 REFCLK 规格。在 EVM 中、我看到我们使用 LMK61E0M 作为外部 CLK、其 VDD = 3.3V、这意味着 clk 振幅= 3.3V。

我看到数据表显示 REFCLK (max)应该为 VDDIO+0.3V。 EVM VDDIO = 1.8V。我认为规格和 EVM 连接之间存在冲突。

您是否可以告诉我这是否是条件中的问题？

简而言之、当 VDDIO = 1.8V 时、我们是否可以将振幅= 3.3V REFCLK 用作外部时钟。

此致、

罗伊

0 admin 3 年多前

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Roy、您好！

是的、当使用3.3V VDDIO 或1.8V VDDIO 时、941AS 可以在 REFCLK 上接受3.3V 电压-它不会损坏器件

此致、

Casey

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