[参考译文] SN65DPHY440SS：似乎卡在 LP 模式

Chris

RSTn = H 后、您应在切换到 HS 之前将接口保持在 LP11中至少100us。

您是否将通道0用作数据通道？

谢谢

David

是的、我使用的是通道0。 当它工作时、它工作良好。

因此、当中继器复位后、数据通道应位于 LP11中、对吧？ 这很重要、因为我的 MIPI 源是一个 FPGA、初始化需要几秒钟、数据通道在初始化之前肯定不处于 LP11状态。

Chris

David、非常感谢您的详细回答。 这解释了很多、包括它有时工作的原因、但似乎非常依赖于各个组件的启动序列。 我们目前没有对芯片的 I2C 访问、但我可以看到未来的各种方法。 我可能会在启动时强制 FPGA 的数据线进入 LP 状态一段时间、或者如果这确实很困难、请使用另一条通道。 我很可能可以使用 mod 线轻松尝试它。

Chris

Chris、

听起来不错、如果需要任何其他支持、请告诉我您的进度。

谢谢

David

我刚刚尝试使用通道1而不是通道0、但没有成功。 配置为：通道0开路、通道1 MIPI 数据、通道2和3接地。 通常、在复位之后、通道0输入上升至大约500mV 并保持在该值、通道1仅传递来自 MIPI 流的 LP 数据、并且时钟输出处于非活动状态。 因此、当我使用通道1时、症状似乎是相同的。

我将尝试简单地将通道0连接到 LP11、看看它是否唤醒了芯片。

Chris

Chris

在时钟通道上、您是否看到时钟通道在 RST 为高电平后进入 LP11 (1.2V)并保持在 LP11至少100us？

谢谢

David  

您是指 SN65DPHY440的时钟通道输入？ 不、我认为我不会。 我已经确定 FPGA 的 PHY 需要 LP 和 HS 信号的单独引脚(外部并联)、但我们没有映射 LP 引脚、因此所有引脚都在 HS 模式下发生。 在 FPGA 中、我能做的最好的事情就是禁用 HS 模式驱动器。

我将查看启动时的时钟通道信号、看看它们的实际工作情况、但我怀疑它们不会进入 LP11。

Chris

我刚刚查看了启动时的时钟通道。 复位完成后、两个信号都处于0V、因为 FPGA 尚未初始化。 FPGA 启动后、时钟通道进入 LP11达14uS、然后 Clock+变为低电平、大约100ns 后时钟变为低电平、大约100ns 后、这两个时钟通道都明显进入 HS 模式、另一个500ns 后时钟启动。

Chris

这是一个工作案例还是一个非工作案例？  

如果您在 DPHY440 RSTN 上使用无源电路、是否可以更改 RSTN 上的下拉电容器以使 DPHY440在复位期间保持更长的时间、直到 FPGA 完成初始化并在数据和时钟通道上驱动 LP11。

谢谢

David

这是一个不起作用的情况。 现在、我有机会修改 FPGA 固件、以便在启动时将数据通道保持在 LP11状态250us、现在即使在 FPGA 初始化之前很久、中继器也能正常工作。 我还没有在数据通道0上测试过这种情况-我的测试台仍然连接到通道1。 我目前无法使用返工设施将其重新放置在0车道上、但我希望相同的修复将在0车道上工作。

感谢您指出 LP11必须保持至少100us。 它似乎解决了问题。 如果它也在通道0上工作、那么我们不需要进行任何硬件更改、这是非常值得欢迎的。

Chris

Chris

感谢您的更新、请记住关于通道0为双向通道的特殊要求。

David