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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1003832/dp83848k-the-state-of-each-of-signal-pins-during-a-reset
我们的客户希望在复位期间了解每个信号引脚的状态(将 RESET_N 引脚置为有效)。
复位期间是否所有信号引脚都处于高阻抗状态？
复位期间是否所有内部弱上拉或下拉电阻都被禁用？
此致、
Daisuke
您好、Daisuke、
我将在我的团队中了解有关这方面的更多信息、并将在明天跟进更新！
谢谢、
利斯尼
您好、Lysny-San、
感谢您的支持。 我期待您的更新。
在数据表中的图5-1或图5-2中、双功能引脚在发出 RESET_N 引脚时似乎作为输入处于高阻抗状态、但这并不清楚。
无法找到有关任何仅输出引脚、任何弱内部上拉或下拉的信息。
大家好、Daisuke-San、
请给我一点时间、为您找到此答案！ 一旦我找到了这些信息、我就会在这个主题上跟进它！
感谢你的答复。
您的进展如何？ 您是否找到了任何相关信息？
请尽快给我一个答案。 如果您能及时回复、我们将不胜感激。
我与能够提供此信息的团队成员保持联系、但仍在等待结果。 我已发送提醒、您正在等待此信息！
感谢您的耐心等待、
由于这是一个较旧的器件、因此我们无法对该信息进行仿真。 此信息可通过测试找到。 如果您希望我对其进行测试、我可能能在下周初或中测试此信息的最早时间。
请告诉我您希望如何继续。
我知道您很忙、但您能通过测试来查找信息吗？
我将尝试在我提到的最后期限之前对其进行测试。 如果客户更早地需要这些信息、他们也应该能够进行测试。 我会告诉您我的计划中是否有任何变化。
高阻抗引脚为 TX_CLK、TXD0、TXD1、TXD2和 MDC。 我只有48引脚封装可用于测试、但没有 TXD3引脚。 它在48引脚封装上进行多路复用。 我会假设引脚在复位期间也具有高阻抗、以便与其他引脚保持一致。 其余的引脚在复位状态期间都启用了相应的上拉或下拉。 如果您的问题得到解决、请将其标记为"已解决"。 )
谢谢、 利斯尼
感谢您在繁忙的时间提供的支持。
我有点困惑、因为您提到了一些没有弱内部上拉或下拉的引脚。
我的理解如下、对吗？
所有没有弱内部上拉或下拉电阻的引脚在复位期间均为高阻抗。
所有具有弱内部上拉或下拉电阻的引脚在复位期间都启用了相应的内部上拉或下拉电阻。
复位期间、所有引脚不驱动。
我列出的引脚(不能查看设计文件)最有可能是三态的、这就是它们没有内部上拉或下拉的原因。 其他器件将具有各自的上拉或下拉电 阻、这将消耗或驱动少量电流。
希望这可以清除它。
我的理解如下：
所有没有弱内部上拉或下拉的信号引脚在复位期间都是高阻抗。
所有具有弱内部上拉或下拉漏极的信号引脚、或者通过在复位期间启用相应的内部上拉或下拉来驱动少量电流。
复位期间、没有信号引脚消耗或驱动大量电流。
我的理解是否正确？
我们的客户希望在复位期间了解每个信号引脚的状态的原因是在 DP83848K 复位期间锁存连接到 DP83848K 的 SoC 的自举引脚的状态。
如果在复位期间没有信号引脚消耗或驱动大量电流、我们的客户将使用自举引脚的外部上拉或下拉电阻器进行设计。 否则、它们将在复位期间断开 SoC 和 DP83848K。
我同意您对引脚状态的理解。
如果我可以再问一些有关应用的问题、客户是否有理由使用 SoC 来捕获自举引脚？ 如果他们需要更多有关复位信息的设置、我们的一些较新 PHY 会将这些信息包含在 PHY 寄存器中。
我建议为您的系统测试电流、以确定电流是高于还是低于此设置所需的限值。
很抱歉我的英语不好。
我们的客户不使用 SoC 来捕获 DP83848K 的自举引脚。 由于 SoC (AMIC110)有其自己的自举引脚、这些引脚与某些 MII 信号引脚复用、因此客户希望在复位期间了解每个引脚的状态以锁存 SoC 的自举引脚。
我建议客户确保通过 SoC 和 DP83848K 上带有内部上拉或下拉电阻的引脚的电流在限制范围内。
我还有关于每个信号引脚的电流的其他问题。
在直流规格中、IIH (输入高电流)、IIL (输入低电流)和 IOZ (三态泄漏)的每个值为10uA (最大值)。
每个具有弱内部上拉或下拉电阻的信号引脚是否也为10uA (最大值)？
复位期间每个信号引脚的电流是否永远不会超过10uA？
很抱歉我发布了很多次。 如果您能回答我上一个帖子中的问题、我将不胜感激。
我们的客户担心在复位期间任何输出引脚都可能驱动而不是三态。
抱歉、我昨天旅行、但在我回家后、我离开之前没有与我正在做的事情同步。
根据数据表中的信息、我同意最大预期电流应为10uA。 (但我仍会使用系统进行测试、因为没有针对复位状态明确声明数据)
我想补充一点、如果在上连接了一个自举和一个连接到同一节点的 PHY 上的自举、那么如果复位是同步的、它们将自举到相同的电压值。 除非两者之间有元件、否则节点的 PHY 侧和节点的上升侧的电压将相同。
这是否有帮助？
再次感谢您的回复、
您能否通过测试确保复位期间每个信号引脚的电流不超过10uA？
如果是、更新此主题的答案需要多长时间？
我们的客户将优先选择 SoC 侧的自举引脚、而不是 PHY 侧的自举引脚。 因为与 PHY 端自举引脚相对应的大多数设置(PHY 地址除外)都可以由软件更改、但与 SoC 端自举引脚相对应的大多数设置不能由软件更改。
我对设计进行了加倍检查、他们确认10uA 实际上是 I/O 引脚在复位期间可驱动的最大电流！
此外、是的、我建议构建一个小型电阻器网络、以便为 PHY 和 UP 获取正确的自举。 )
我知道10uA 意味着每个信号引脚的最大电流、而不是所有信号引脚的总和。
对于 DP83848K、如果对每个信号引脚施加3.3V 或0V 时的最大电流为10uA、则每个信号引脚的最小阻抗为330kΩ Ω。 对于 SoC (AMIC110)、最大泄漏电流(最坏情况)为243uA、因此每个信号引脚的最小阻抗为13.58kΩ Ω。 低于4kΩ Ω 的外部电阻器将用于更改每个信号引脚的默认自举值。
是的、每个引脚10uA。 无论客户尝试使用哪种电阻器网络、请提醒他们测试正确的电压。 )
如果您有任何其他问题、请打开一个新主题、以便轻松跟踪。
感谢你的答复。 感谢您的支持。
