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Other Parts Discussed in Thread: DP83867IR
https://e2e.ti.com/support/interface-group/interface/f/interface-forum/876593/dp83867ir-how-to-set-auto-neg-enable
我如何设置 RX_CTL？
是否为自动导航启用 PU&PD 或保持打开状态？
mode3 = 0表示 DNI 自举电阻器-正确吗？
Raja
您好、Raja、
如果您将 RX_CTRL 引脚保持断开状态、则 PHY 将引导至模式1、这是不正确的。 因此、最佳选择是包含上拉和下拉电阻器、以将其绑带至模式3。 如果不能搭接、则按照"4级搭接引脚"表下注释中所述的解决方法进行操作。
此致
Aniruddha
我的确将 RX_CTRL 设置为5K76 PU 和2K49 PD (模式3)。 自动协商失败。
我使用连接到的 Xilinx Ultrascale+
Dp83867 RGMII。
您能给出100BT 所需的示例设置。 数据表中非常令人困惑的是、它所需的模式是什么。
我来自 Aniruddha 的团队、将在这个问题上为您提供支持。 当您说自协商失败时、这是否意味着您看不到链接？ 或者您的链接速度不正确？ 您能读回寄存器0并告诉我结果吗？
此外、是否要强制100Mbps 或让器件自动协商至100Mbps？
谢谢、
Nikhil
您在这里仍然看到问题吗？
是的。 我已根据数据表、Xilinx 评估板 Z106等尝试设置
我尝试调试 LwIP 回显服务器代码。 它尝试写入寄存器、但无法写入。
我们有2个相同的100BT 以太网端口和2个 TI PHY 芯片。 它们都连接了相同的 MDIO。
我通过保持其复位为低电平来禁用第二个 PHY。
我读取的 PHY 地址与设置的不同。
如果您有示例 PHY 自举设置、我将尝试它们。
谢谢
在 DP83867IR 产品文件夹的"Description and Parametrics (描述和参数)"选项卡下、有一份 EVM 用户指南提供了您可以参考的原理图。 产品文件夹的"设计和开发"选项卡下还有一个参考指南。 原理图的第41页将向您展示示例搭接连接。
唯一需要自举的引脚是 RX_DV/RX_CTRL 引脚。 必须按照数据表所述将该引脚绑定到模式3或模式4。
您可以与我分享您的原理图吗？
是的、我们捆绑到模式3、并且自动协商未启用。 我只是检查一下 Xilinx 应用中自动协商的编码方式。
我会告诉您是否在代码中发现错误。 MDIO 正在读取地址。
您提到您看不到正确的 PHY 地址。 您看到了什么地址？ 您能否通过访问不正确的 PHY 地址来读取的寄存器？ 如果是、您能否读回寄存器2、3、6E 和6F？
此外、 Xilinx Ultrascale 是否有任何内部上拉电阻器？ 这可能会影响自举引脚上的电压。 MDIO 线路上的上拉电阻是多少？
