[参考译文] DS110DF410：适当的寄存器设置

您好罗德里戈·纳塔尔、

感谢你的答复。

・ 对于11.0957Gbps、此0x2F 寄存器是否正确？

0x2F：0xD4

・与 MODE3相比、Mode2有什么优势？

我认为 MODE3需要等到 CTLE 锁定。 因此、如果 CTLE 因抖动而解锁、 DS110DF410不会执行下一步(DFE)。

遗憾的是、CDR 不能通过 mode2 (0x31 = 0x40)锁定。

・已尝试绕过 CDR  

 旁路 CDR 时、LSI 同步输入串行数据的成帧器。  

 光学信号⇒SFP⇒DS110DF410 (旁路 CDR)⇒LSI

・尝试更改 VCO LPF DAC

  将寄存器0x1F 从 0x55更改为 0x57、并且寄存器0x09位6保持为0 (不变1)。

  然后 CDR 被锁定(0x02：0xDC)

  但是 LSI 引起了低位错误。

根据数据表，此寄存器用于 PRBS。 锁定 CDR 是有效设置还是不推荐设置？

  随附的 txt 是所有寄存器设置。

  e2e.ti.com/.../register.txt

・RX 眼图  

  60公里时、在 RX 上连接眼图。

 眼部非常窄。 你怎么看？ 是否可以通过 DS110DF410打开眼图？  

e2e.ti.com/.../60km_5F00_RX_5F00_EYE.pptx

此致、

TTD

您好罗德里戈·纳塔尔、

我在 上一帖子的上方添加了 register.txt 和60km_RX_EYE.pptx。

可以检查一下吗？

此致、

TTD

您好、我的输入如下。

• 与您共享的"RX_eye "相关、TI 重定时器适用于非常远距离的光学收发器应用。 您可以参考我在下面编写的每个链接的应用手册。 根据应用手册、DS110DF410可处理来自 SFP+光收发器电气输出的低眼高信号
  
  • http://www.ti.com/lit/an/snla325/snla325.pdf

• 与重定时器 Rx 自适应模式相关、自适应模式2和自适应模式3均通过 CDR 锁定进行了 CTLE 自适应门控。 唯一的区别是、对于调整模式2、在调整模式3下、CDR 锁定后 CTLE 会进一步优化。在 CDR 锁定后、CTLE 不会进一步调整。 因此、我认为、为什么在调整模式2下看不到 CDR 锁定、而在调整模式3下观察 CDR 锁定没有任何意义
• 您说 设置0x1F=0x57且0x09[6]= 0允许发生 CDR 锁定。 但是、当0x09[6]= 0时、0x1F[4：0]不应产生任何影响。 因此、该数据点也毫无意义
• 我查看了寄存器值。 所观察到的重定时器眼图张开度值低于我们建议的最小阈值。 我建议进行以下实验

• 尝试将重定时器设置为适应模式2 (0x31 = 0x40)、但通过设置0x2D[3]= 1手动覆盖 CTLE 升压设置。 启用此覆盖后、您可以通过通道寄存器0x03手动强制 CTLE 升压。 尝试通道寄存器0x03的值0x01、0x04和0x10
• 尝试启用 CTLE 限制输出模式(EQ_LIMIT-EN) 以查看性能是否得到改善。 这是通过设置通道寄存器0x13[2]=1来完成的

您好！

 Q1)

>我查看了寄存器值。 所观察到的重定时器眼图张开度值低于我们建议的最小阈值

我想这是从0x27 (HEO)和0x28 (VEO)的值观察到的。

您能告诉我 HEO 和 VEO 的建议值吗？

如果该值低于建议值、是否很难锁定 CDR？

Q2)

DS110DF410具有4个 CDR、CH1用作 TX、CH2用作 RX。

它在我的设计中具有以下配置。

CH1 (TX)： 成帧器⇒CDR (CH1)⇒SFP +

CH2 (RX)：  SFP +⇒CDR (CH2)⇒成帧器

我昨天发送的转储数据是 Ch2数据。

Ch1 (TX)侧的0x27 / 28值如下。

0x27 HEO：0.828 UI

0x28 VEO：422 mV

这些值根据 SNLA323表21的公式计算得出。 阅读 HEO 和 VEO

该值相对于标准值有多少裕度？

μ■转储寄存器 文件

e2e.ti.com/.../tx0_2800_ch_5F00_1_2900_.txt

e2e.ti.com/.../rx0_2800_ch_5F00_2_2900_.txt

此致、

TTD

您好！

感谢你的答复。

我计算了 RX 的 HEO 和 VEO。 这些值低于您所说的建议值"HEO 大于或等于0.4UI、VEO 大于或等于200mV"

     HEO_UI = ReG_0x27 / 64 = 0x10 / 64 = 0.25UI

        VEO_mV = Reg_0x28 * 3.125 = 3E * 3.125 = 193.75mV

下面我将尝试您的两条建议。

• 尝试将重定时器设置为适应模式2 (0x31 = 0x40)、但通过设置0x2D[3]= 1手动覆盖 CTLE 升压设置。 启用此覆盖后、您可以通过通道寄存器0x03手动强制 CTLE 升压。 尝试通道寄存器0x03的值0x01、0x04和0x10
• 尝试启用 CTLE 限制输出模式(EQ_LIMIT-EN) 以查看性能是否得到改善。 这是通过设置通道寄存器0x13[2]=1来完成的

• 尝试将重定时器设置为适应模式2 (0x31 = 0x40)、但通过设置0x2D[3]= 1手动覆盖 CTLE 升压设置。 启用此覆盖后、您可以通过通道寄存器0x03手动强制 CTLE 升压。 尝试通道寄存器0x03的值0x01、0x04和0x10
• 尝试启用 CTLE 限制输出模式(EQ_LIMIT-EN) 以查看性能是否得到改善。 这是通过设置通道寄存器0x13[2]=1来完成的

此致、

TTD

您好！

>TI 建议的最小阈值为 HEO 大于或等于0.4UI，VEO 大于或等于200mV

眼图张开度的建议值在通过 DFE 后被识别为值。
是否可以在 CTLE (CDR 输入端子)的前级教授眼图张开度的建议值？

• 尝试将重定时器设置为适应模式2 (0x31 = 0x40)、但通过设置0x2D[3]= 1手动覆盖 CTLE 升压设置。 启用此覆盖后、您可以通过通道寄存器0x03手动强制 CTLE 升压。 尝试通道寄存器0x03的值0x01、0x04和0x10

    ⇒我尝试了但没有改进。

• 尝试启用 CTLE 限制输出模式(EQ_LIMIT-EN) 以查看性能是否得到改善。 这是通过设置通道寄存器0x13[2]=1来完成的

    ⇒μ A

      Heo：改善0.1UI

      VEO：改善50～60mVp-p

此致、

TTD

您好！

此时、我会推测有关重定时器通道可能会发生一些信号过度均衡问题。 有关过 EQ 情况、请参阅以下 TI 建议的程序。

• 对于某些应用(例如 SFP+等端口侧)、主机 PCB 通道可能非常短。
• ‐、主机或模块 Tx 驱动器默认情况下可能会实施大量的预加重。 这种情况会导致重定时器输入端出现超过‐μ s 的均衡信号
• ‐均衡的输入过多可能会导致 CDR 锁定问题

• 可将重定时器 CTLE 强制设置为最低升压设置、以提高超过‐Ω EQ 情况下的锁定性能
• 此外、通过将 DFE 设置为通过抽头1施加衰减、可使用 DFE 来减轻超过‐EQ 的影响

针对超过‐Ω EQ 场景的建议操作

一 CTLE 配置

寄存器   值   注释

0x31   0x00     设置适应模式0

0x2D   0x88     启用 EQ 覆盖

0x03    0x00    设置 EQ = 00

0x3A   0x00    设置 EQ = 00

0x0A   0x1C    使 CDR 复位

0x0A   0x10      释放 CDR 复位

二 DFE 抽头1优化过程

寄存器   值   注释

0x1E   0xE1    启用 DFE

0x12[7]  0           将 DFE 抽头1极性设置为0

以优化 DFE 衰减设置

寄存器      值      注释

0x12[4：0] 0x02‐0x1A  将 DFE 抽头1设置为所需的重量

0x0A       0x1C        使 CDR 复位

0x0A      0x10        释放 CDR 复位

0x02[4]    读取 CDR 锁定状态

0x27        读取 HEO

0x28        读取 VEO

注意：建议在执行 CDR 复位和释放操作后等待~20ms

你(们)好  

我正在尝试您针对过度均衡的建议步骤。

我稍后将对此提供反馈。

顺便说一下，我想再次检查以下情况。

>您说 设置0x1F=0x57且0x09[6]= 0允许发生 CDR 锁定。 但是，当0x09[6]= 0时，0x1F[4：0]不应>产生任何影响。 因此、该数据点也毫无意义

① μ A
0x1F 的范围是0到31、默认值是0x55。
如果以上是 VCO 控制电压、则相应速率8.5至11.3 [GBps]的分辨率为
2.8 [Gbps]/31 = 0.09032、0x55变为8.5 [Gbps]+ 0x55 * 0.09032
= 10.39677 [Gbps]。

作为一种思考方式，上述承认是否有任何区别？

② μ A
如果我在未设置 OV 位(0x09 [6])的情况下设置0x1F、
PLL 操作是否会基于设定值开始？
(无需转换至自由运行模式)

③ μ A
在① μ s 的设置状态下、当转换到自由运行模式时、
为了返回正常的 PLL 模式、应该执行什么类型的设置？

④ μ A
当前设置状态是正常模式(PLL 模式)还是自由运行模式
是否有要确定的寄存器？

⑤ μ A
正如我们到目前为止开发的、我们的实际机器、即0x1F：0x50
锁定按11.0957 [Gbps]速率执行、但0x1F：0x55 (默认设置)
锁定时未完成。

配置如下。

成帧器(OTU2e)⇒CDR⇒SFP +⇒(SMF：80 [KM])
             ⇒SFP +⇒CDR (失锁)⇒成帧器(OTU2e)

您能给我们提供有关此类事件可能原因的任何想法吗？
(基板的高频特性较差、传输线80 [km]导致的波长分散等)

连接锁定确定/NG 的寄存器转储数据。

⑥ μ A
在实际机器中、使用上述配置0x1F：0x50 (仅限 RX CDR)、
执行锁定的速率为10.709 [Gbps]、
即使在自由运行模式下也会锁定吗？

此致、

TTD

您好！

我还不想讨论这些后续问题、因为我认为这些问题与手头的问题无关。 具体而言、只要通道寄存器0x60至0x63正确编程且输入信号特性在指定的器件容差范围内、TI DS110DF410重定时器设计可实现11.0957Gbps 或10.709Gbps 的 CDR 锁定。 客户无需手动对 VCO 控制电压(环路滤波器电压)或其他 PLL 参数进行编程。

让我们等待采用我推荐的 EQ 设置的评估结果、看看 CDR 锁定性能是否得到改善。

因此、

Rodrigo Natal

HSSC 应用工程师

您好！

感谢你的答复。

>让我们等待我推荐的 EQ 设置的评估结果，看看 CDR 锁定>性能是否得到改善。

⇒我已尝试 EQ 设置并 已锁定 CDR。 我有一些问题。

・如果是适配模式(寄存器0x1F：0x40或0x60)，则不会自动将其应用于建议的 EQ 设置(OVER EQ)的 EQ 调整值。 为什么？

・HEO/VEO 建议值。 此值是否仅为 CDR 锁定的推荐值？

  是否为后一 LSI 的 BER 指定和包含此项？
( (HEO≧0.4 [UI]、VEO≧200 [mVp-p]保证 BER-12具有10GbE 速率等)

・目前、它似乎被锁定在低于建议值(HEO≧0.4 [UI]、VEO≧200 [mVp-p] g)、  

 是否可以提交 CDR 锁定所需的最低 HEO/VEO 值？

此致、

TTD