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器件型号：DS90UR241 主题中讨论的其他器件：DS90UR124、
您好-
我使用 DS90UR241和 DS90UR124芯片组来传输宽数据路径。 此数据比'241的时钟速率慢得多、并且与之不同步。 数据表显示了 Din (0..23)输入相对于 TCLK 的建立和保持时间都是最小值4ns。
在 FPGA 领域、您始终关注同步异步输入以避免亚稳态问题。 这通常是通过两个或更多 D 触发器的级联发送每个异步信号来完成的。
'241数据表未指示输入结构的外观、因此我无法判断其输入是否已硬化至亚稳态。 我不关心信号是否在时钟周期延迟后采样、这不是问题。 但是、如果我得到一个由亚稳态引起的单个时钟周期额外的 runt 脉冲、我会很关心。 我是否应该关注这一点？ 如果需要、我可以先通过一些74x374 DFF 或具有一组同步器的 CPLD 传递数据、但出于空间原因、我更愿意不这样做。
有什么想法？
谢谢、
-Randy
