[参考译文] P82B96：如何计算总线延迟？

Hisao-San、您好！

我一直在研究这个问题、试图找出您指出的突出显示部分。

400ns 的亮点我认为是来自于器件架构的副产品。 当您在 S 线路上驱动低电平然后释放时、总线将在释放之前的一段时间内以静态电压偏移(~800mV)挂起。 这不是数据表中的规格、看起来就像这里所说的那样。 我将该器件用于 I2C 转 CAN 应用、发现我的延迟约为500ns、但其中包括 CAN 传播延迟。 我 不确定400ns 是典型值还是与 Vcc 相关。

490ns 时间可能是从 S 侧到 T 侧再到 R 侧再到 S 侧的传播延迟加上电缆传播时间加上其他什么？  70ns (从 S 下降到 T 秒)+250ns (从 R 下降到 S 秒)+125ns (表的电缆延迟)= 445ns。 在计算中、我的计算结果似乎缺少45ns。 这可能是由生成下降沿的主器件的下降时间和来自缓冲器的任何下降时间引起的。 我怀疑数据表的作者可能已经设置了此器件、并且有此计时的范围。

580ns 是缓冲器传播延迟加上电缆传播延迟的最喜欢之处。 与上面一样：90ns (s 侧到 T 侧)+270ns (R 侧到 S 侧)+ 125ns (电缆延迟)= 485ns、因此我们缺少85ns。

之前可能有一个公式、允许用户插入系统级数以近似计算上述值。

1535ns 的范围为1300ns 加上235ns。 1300ns 来自 I2C 规范的快速模式时钟低电平最短时间。

谢谢、

-Bobby

您好、Bobby、

感谢您的解释。

我们的理解是、表1显示了特定条件下的一些测试结果。黄色圆圈区域显示条件、蓝色圆圈区域显示测量结果。 对吧？

此致、

Uchikoshi