[参考译文] SN75LVDS83B：施加 VDD 时、时钟输出的状态是什么？

您好、Rayna、

当客户应用 VDD 时、他们是否一次为所有电源引脚(即 VCC、IOVCC、PLLVCC 和 LVDSVCC)供电？ VDD 上电时、SHTDN 引脚的状态是什么？

此致、

插孔

您好、Rayna、

作为快速跟进、这种行为是否会干扰任何其他器件或系统？

此致、

插孔

尊敬的 Jack：

是的、当施加 VDD 时、它们为所有电源供电。 如 SCH 所示、SHTDN 始终连接到 VDD。 您是否怀疑这会受到其他设备的影响？  我想知道、对于 SN75LVDS83、当 SHTDN 为上拉电阻时、其 LVDSCLK 输出的状态是什么？ 是内部上拉还是下拉、还是三态？

此致、

Rayna

您好、Rayna、

[报价 userid="417933" URL"~/support/interface-group/interface/f/interface-forum/1160035/sn75lvds83b-what-s-the-status-of-clock-output-when-vdd-is-applied/4364839 #4364839"]您是否怀疑这会受到其他设备的影响？

CLKOUT 摆幅是否会对下游器件(DES、DISPLAY)造成任何影响？

[引用 userid="417933" URL"~/support/interface-group/interface/f/interface-forum/1160035/sn75lvds83b-what-s-the-status-of-clock-output-when-vdd-is-applied/4364839 #4364839">其 LVDSCLK 输出的状态是什么？ 它是内部上拉还是下拉、还是三态？[/quot]

众所周知、当 SHTDN 为低电平时、LVDSCLK 输出为高阻抗。 鉴于此器件的使用寿命、我无法在数据表中找到更多信息。

您能否附加 SN75LVDS83B 的原理图？

此致、

插孔

尊敬的 Jack：

我附上了 sch 供您参考。  

您想确认 CLKOUT 摆幅是否影响下游器件或 CLKOUT 摆幅是否由下游器件引起？  

Thx~

Rayna

您好、Rayna、

感谢您提供原理图。

我想确认 CLKOUT 摆幅是否会影响下游器件。 这是否会给客户造成问题？

此致、

插孔

否、但客户需要知道其波动的原因。 根据数据表、它应该在施加 CLK 前保持低电平电压。 您可以帮助确认其内部结构吗？

Rayna