[参考译文] SN65DP159：原理图 double comp稳

您好 TI

添加信息...

主机来自 Intel Tiger lake up3

和

输入来自 SoC (TCP 1)、该 SoC 以 GOP 输出格式编程为集成 HDMI/DVI。

未 "兼容 HDMI/DVI 的集成 DP "或"仅集成 DP "

您好！  

1、OE 引脚上无需外部上拉电阻器、我还会将下拉电容器从0.1更改为0.22uF。

2.请确保 HDMI_RT_AUX_DP/DN 是交流耦合的

3. TGL 是否支持 DDC 总线上的时钟拉伸？ 如果不是、则需要实施 DP159 DDC 监测模式。 请参阅第9.4.4节、尤其是注释部分、了解更多详细信息。

谢谢
David

你好、David

1、OE 引脚上无需外部上拉电阻器、我还会将下拉电容器从0.1更改为0.22uF。

好的、我将移除 R117上拉电阻器并将 C70 0.1uF 修改为0.22uF。

2.请确保 HDMI_RT_AUX_DP/DN 是交流耦合的

实际上、

如果 Intel 的输出 设置为 HDMI、则只有 DDC (CLK/DATA)与器件(SN65DP159RGZ)进行通信。

没有可 通过 DP 输出进行通信的 AUX P/N 接口选项(GOP)。

 SN65DP159RGZ 不仅支持 DP++、还支持 AC HDMI 耦合输入。

那么...为什么它(GPU)仍然需要将 AUX P/N 连接到 SN65DP159RGZ？

我使用 SN75DP159RGZT 将 Intel TGL up3 RVP 电路文件作为参考上传给您

和

我设计的电路与我的应用相同。

请帮我检查一下、我的设计是否正常？

e2e.ti.com/.../612304_5F00_TGL_5F00_UP3_5F00_LPDDR4x_5F00_RVP_5F00_SCH_5F00_Rev1p0_5F00_1.pdf

 e2e.ti.com/.../612304_5F00_TGL_5F00_UP3_5F00_LPDDR4x_5F00_RVP_5F00_SCH_5F00_Rev1p0_5F00_2.pdfe2e.ti.com/.../612304_5F00_TGL_5F00_UP3_5F00_LPDDR4x_5F00_RVP_5F00_SCH_5F00_Rev1p0_5F00_3.pdf

你好、David

您所说的都是 DP++模式(类型1和类型2)。

但我担心...

Intel 输出为 AC HDMI 耦合信号格式、由 BIOS (GOP)编程、

我是否应该仅在数据引脚上串联0.1uF 连接并将2k Ω 上拉至 DDC 引脚上的3V3以重新计时？  

并保持 AUX_P/N 悬空，那么我将在显示器上看到 HDMI 2.0 4K/60Hz？