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器件型号：DS125DF1610 Thread 中讨论的其他器件： SIGCONARCHITECT、 DS150DF1610
尊敬的 TI 团队：
我目前正在使用 DS125DF1610重定时器测试定制电路板设计，其中包含12，5 Gbit/s 信号(8条通道)。
我看到不同的板(到目前为止已测试5个)在信号上锁定 CDR 的能力有差异。 有些根本无法锁定，有些只能锁定几条通道，有些则可以锁定全部8条通道。
我已经尝试使用 SigConArchitect 在0x0C[3]和0x2F[2：1]寄存器中设置相应的“调试”设置，这会导致更多的通道能够实现锁定。 (但眼图太可怕了)
我使用高带宽示波器在靠近 BGA 引脚(过孔)的位置测量了传入眼图。 这不是很好，但总的来说，我们认为它足够好，至少与现代 FPGA 能够处理的情况相比。
我的问题是：
- DS125DF1610是否真的适合处理12、5 Gbit/s 的信号，或者它是否至关重要，因为它在数据表中指定的“边缘”？ DS150DF1610是否是更好的选择？
- 重定时器能够以12、5Gbit/s 的速度锁定的最小眼高和宽度是否有任何标准？
- 参考时钟的选择(25MHz 与125MHz 与3125MHz)对这个问题有任何影响吗？
谢谢、此致、
瓦伦丁
