[参考译文] DP83822H：复位前后的 RX 时钟输出行为- RGMII

Dan、您好！

我不知道线路上有1.25Mhz 时钟、因此这是一个有趣的案例。 RX_CLK 线路上是否有任何可能导致干扰的连接？ 25MHz 振荡器是否满足我们在数据表中推荐的规格？

谢谢、

Cecilia

Cecilia Hi  

感谢您的回复-  

振荡器符合规格-  

我们在上电期间是否错误地进入了其中一种保留的配置模式，这是否解释了这种时钟？   

在配置过程中，后续的 Q－进入 MAX 接口的保留模式的时间很短(几十毫秒)会对 IC 造成破坏？  

它是否可以缩短器件的预期寿命 ？  

你(们)好 Dan

这可能是一种可能性。 您能否在原理图上共享自举、以便我们确认它是否处于某种测试模式？

另外、您能否在第二个问题中解释一下 max interface 是什么意思？

谢谢、

Cecilia

Cecilia Hi   

自举如下(全部为1%)：

RX_D3 -打开

RX_D2 -打开

RX_D1 - 2.49K 下拉

RX_d0 - 2.49K 上拉

RX_dv -打开

RX_ER - 6.19K PU 和1.96K PD  

RX_CRS - 13K PU 和1.96K PD

PHY_LED_0 -开路。

VDDIO = 1.8V

该配置引脚还连接到 Xilinx Zynq 器件的 PS 部分-错误状态是在未定义 Zynq I/O 时(例如未完成配置)。

关于我的第二个问题-抱歉 -有拼写错误 -我指的是保留的 MAC 接口配置(数据表中的表：11-14)

Cecilia Hi   

另一个跟进问题-  

无论复位输入的状态如何、phy 在加电期间是否会对配置(自举)引脚采样？  

例如-在 Vdd 的上升沿，它是否会设置配置模式/状态-即使复位保持低 电平(复位时的器件)？   

谢谢。

Dan  

你(们)好 Dan

您可以参阅我们的数据表、了解 PHY 何时对自举的锁存值进行采样。 表1引脚状态还显示了在复位或激活模式期间引脚的预期状态

Cecilia

Cecilia Hi  

数据表指出"这些引脚的值在加电或硬件复位时通过 PHY 复位控制寄存器(PHYRCR、地址0x001F)中的 RESET 引脚或位[15]进行采样。"

我仍然不确定-在上电阶段-当复位保持在低电平时(如下图所示)是否会对引脚采样？  

Dan、您好！

将按照锁存时序图对引脚进行采样、因此当复位值首次为低电平时不会进行采样。  

Cecilia 您好，  

感谢您的澄清，非常感谢 。

我们能否回顾并解决配置期间 MAC 接口保留模式的问题-对器件的影响/影响(短期\长期？)