[参考译文] TL16C2550：TL16C2550复位行为

您好、Dai、

"RESET 是一个高电平有效输入。" 写入数据表""

这只是意味着当信号为高电平时、引脚将进入复位状态。 如果这表示低电平有效输入、则意味着进入复位、您需要将引脚拉至低电平。 这不会在复位条件下将 D0-D7状态置为状态。

 

"但是、在将输入 H 保持到复位端子期间、D0-D7状态似乎不是高阻态。"

我最近在类似器件(TL16C550D)上为客户进行了测试、发现 D0-D7引脚不关心复位引脚的状态、而是关心读取引脚(IOR)的状态。

 

'在从 H 状态变为 L 状态到复位端子后、D0-D7似乎是高阻态。 (使用 CSA 和 B：High 状态)是否正确？ (预期行为为"D0-D7在 H 状态期间处于高阻态以复位终端。")

我需要为此获取样片和分线板、以验证我获得的结果与您相同、但根据我之前对550D 器件的测试、如果 IOR 未激活、我怀疑 D0-D7引脚仅为高阻态。 如果 CSA/CSB 也处于非活动状态、器件可能也会变为高阻态。

您是否希望我订购样片和分线板、以验证我是否获得了与您相同的结果？

-Bobby

您好、Bobby、 感谢您的回复。 如果对任何其他共用的外设器 件使用读取信号、则意味着外设器件在复位此 TL16C2550之前无法控制。 此外、如果我在同一总线上使用2个 TL16C2550、如何控制每个器件？ (使用通用读取信号) 通常、用户希望通过通用信号控制某些外设。 同样、预期的行为是数据总线在复位状态期间处于高阻态。 我想知道收集复位序列。 >您是否希望我订购样片和分线板，以验证我获得的结果是否与您相同？ 请在您的环境中确认。 Dai

您好，Bobby，

Bobb 说：

>您是否希望我订购样片和分接板，以验证我是否获得了与您相同的结果？

[/报价] 您何时可以检查它？ 请告诉我计划。

您好、Dai、

我将在今晚查看是否可以为这一项下单。 我怀疑本周结束时是它到达的时候。 我会在它出现时通知您。

-Bobby

大家好、 我明白了。 我想稍等。 Dai

您好、Dai、

只是一次更新。 我今天收到了部件和分线板、并提交了它们进行焊接。 我应该在星期五有时间检查/测试您的疑虑。 我将在星期五结束时提供另一个更新。

-Bobby

您好、Bobby、 感谢您的通知。 我等待下一个信息。 戴

您好、Bobby、 有什么进展吗？

您好、Dai、

很抱歉耽误你的时间、明天我会花时间完成这个操作。

-Bobby

您好、Dai、

我刚刚完成了检查。 当器件保持复位状态时、我将 CSA 和 IOR 驱动为低电平、地址设置为0x05h (LSR 寄存器)、并读取位5和位7。 我能够通过一些电阻器看到从 D5 (驱动高电平)和 D7 (驱动低电平)流经电流表的电流[所有这一切都是在 RESET 保持高电平时]、因此这可以确认并联引脚(D0-D7)在复位时不是高阻态。 高阻态模式取决于 IOR 或 CSA/CSB 是否保持高电平...

谢谢、很抱歉耽误你的时间。

-Bobby

您好、Bobby、

非常感谢您的检查。

高阻态模式取决于 IOR 或 CSA/CSB 是否保持高电平。

是真的吗？
您能否检查数据总线状态(输出？ Hi-Z？) 设置？
*应同时应用所有设置。

引脚设置

-重置：高电平(重置状态)
-#CSA：高电平(CSA 禁用状态)
-#CSB：高电平(CSB 禁用状态)
-#IOR：低电平(输出使能)

预期行为

所有数据总线(D[0：7])状态均为高阻态
当我在 CPU (i.g、ROM、SRAM 等)周围使用一些外设 IC 时、通常会将#OE (#IOR)信号用作公共信号。
因此、无论#OE (#IOR)状态如何、数据总线状态都是 Hi-Z。(使用复位：H/#CSA 和#CSB：H)

－戴

您好、Dai、

我今晚将为您检查此内容。

-Bobby

您好、Bobby、

谢谢你。

"引脚设置

-重置：高电平(重置状态)
-#CSA：高电平(CSA 禁用状态)
-#CSB：高电平(CSB 禁用状态)
-#IOR：低电平(输出启用)"

在这些条件下、器件的并行数据线为高阻态 (与您预期的行为相匹配)。

谢谢、

-Bobby

感谢您的快速确认。
还有一个问题。
复位引脚自上电以来是否一直保持高电平？
(上电后引脚是否从未降至低电平？)

戴

在我的测试期间、我进行了这两项测试。

-Bobby

您好、Bobby、
谢谢你。
我将自己再次检查、然后我将回复并关闭(或继续)此主题。

(大约需要几周时间。)
Dai Aotani