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[参考译文] SN65LV1224B:SN65LV1224B 错误问题

Guru**** 2393725 points
Other Parts Discussed in Thread: SN65LV1224B

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/946643/sn65lv1224b-sn65lv1224b-error-issue

器件型号:SN65LV1224B

您好、先生、

我的一位客户遇到 了 SN65LV1224B 的错误问题。 您是否介意帮助观察视图?

有两种错误现象:1)锁定信号为高电平;2)锁定信号为低电平、但数据错误;
2.客户使用 SERDES 进行板间通信,SERDES 仅传输通信数据包,不附带时钟;
3.试图修改 TCLK_R/F、这是修改后的结果、修改前的结果更糟;
4.已检查 TX 和 RX 差分对,接线的长度规则相同;
5.条件有限,无法观察差速器信号;

客户期望:
1.找到错误问题;
2.通过软件解决错误代码问题,或将其降至最低;
3.有关芯片使用和配置的更多详细信息或预防措施;
4.提供更可靠的设计指导; 


此致、
Wenting
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    大家好、

    我们知道该帖子已分配给您。 感谢您的高级支持。

    此处添加了两个更多信息:

    REFCLK 为60MHz、由另一个平台板发送。

    2.客户无法看到8b/10b 的后续数据,因此无法确定哪些数据会导致解锁,

    以下是客户提出的2个问题:

    1.解锁或出现错误时,是否有一些恢复方法?

    2.是否有任何其他方法可以找到解锁或错误? 能否仅通过使用示波器查看串行数据?进行观察

    此致、

    Wenting  

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    您好、Wenting、

    客户能否检查其 REFCLK 的时序参数:

     ±100ppm 频率容差规格特别重要。

    初始化(请参阅数据表的第3页)也应完成。  

    解串器应能够锁定到随机数据。 也可以发送同步模式以进行重新同步(请参阅 第3页数据表的同步模式部分)。

    2.只有 LOCK#引脚和观察示波器上的数据是了解是否存在解锁错误的方法。

    此致、

    I.K.   

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    您好、I.K、

    感谢您的快速回复。  

    我可以再问一个问题吗?

    在电路板之间进行通信时、我们是否可以使用本地时钟进行解码而不使用与通道关联的时钟? 这种影响有多大? 

    此致、
    Wenting
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    您好、Wenting、

    您是说在解串器上使用不同于 RCLK 的时钟来采样 DOUT 输出数据吗? 这取决于从解串器接收数据的能力、因为不同时钟之间会出现偏差。

    此致、

    I.K.  

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    您好、I.K、

    请参阅随附的方框图。 是否可以实现或是否需要一组 CLK?  

    此致、

    Wenting  

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    您好、Wenting、

    这应该是正常的、因为1023将在 LVDS 输出上发送嵌入式时钟。  

    此致、

    I.K.  

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    您好、I.K、

    我是否可以问我们如何设置嵌入式 CLK?

    此致、

    Wenting  

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    您好、Wenting、

    此信息位于数据表中-请参阅第3页。

    此致、

    I.K.