[参考译文] SN75DPHY440SS：D-PHY 2nsec 限制是否适用于独立于输入侧的输出侧？

David

我相信我正在正确地解释飞行时间。   

我认为你正在回答我的问题、但我并不完全确定。  如果重定时器两侧的每个连接链路都受2nsec 规则的控制、假设电缆选择良好且 PCB 布局布线仔细、则两个链路都应能够根据电缆和 FR4 PCB 布线的标称 VF 支持2nsec 定义的25-30cm 左右的距离。  通过 LVDS 或其他远距离备选串行链路(>>>1米)存在 MIPI 扩展器、这意味着链路层到链路层的绝对延迟不是问题。 图17示例是我的目标的一半；如果与接收器件的 D-PHY 输出连接受2nsec 规则的控制、而不管输入侧电缆长度如何、我的问题就迎刃而解。

如果您能够使用完美的电缆获得信号、而不会出现信号损失、相位降级和完全匹配的群延迟、则2nsec 值将毫无意义。  这是 D-PHY 规范中的不祥措辞"...不得超过2纳秒"。 这使每个人都被抛弃，因为这似乎意味着一个无法克服的硬性物理限制。   

此致

Rick

Rick

2ns 飞行时间适用于 DSI D-PHY 应用、该应用使用四个通道之一进行 GPU 和 DSI 面板之间的反向通道通信。 该反向通道是双向总线、因此2ns 需要考虑往返延迟。 CSI D-DPHY 没有该反向通道、因此这2ns 飞行时间实际上并不适用于 CSI D-PHY 应用。

由于这2ns 的飞行时间不适用于 CSI D-PHY 应用、因此您可以更自由地将 DPHY440放置在何处。 输入布线长度或损耗可由源 TX 能力和 DPHY440 RX 均衡器定义。 输出布线长度可由 DPHY440 TX 和接收器 RX 功能定义。  我建议将 DPHY440放置在尽可能靠近 RX 的位置。 DPHY440提供比 TX 预加重更高的 EQ 等级、并提供更多选择级别。 DPHY440靠近 RX 端的位置是 DPHY440是一款重定时器，只要输入偏移在 DPHY440的规格范围内，它就可以补偿任何通道间时序偏差。  您还需要确保输入设置/保持时序符合 DPHY440输入要求。

谢谢

David

David

您似乎可以访问比 I 更详细的 MIPI 信息  我们公司是 MIPI Alliance.org 的非会员、可访问所有规格。  D-PHY 飞行时间在第8.2节的 D-PHY 1.2规范中介绍。   我找不到任何关于该特定行项目的 DSI 排他性的提及、因此该规范的内容就好像它也适用于 CSI-2一样。  此类重要参数在部分中显示为最后一项是奇数、就好像它是在最后一分钟的编辑中添加的一样。 我还查看了 CSI-2 V1.3规范、它指示用户参考 D-PHY V1.2以了解物理层详细信息、无任何规定的例外情况或排除情况。   

我熟悉 DSI BTA 函数、该函数使用速度低得多的高振幅非差分线路协议运行、其中2nsec 似乎无关紧要。  为什么 D-PHY 规范不能明确说明这是我没有探索的一个谜、我只是假设2nsec 表示最长的延迟时间、即典型电缆和 PCB 布线的差分延迟和插入损耗比例值达到 D-PHY 规范设置/保持、通道间同步的限制、  位速率低于1.5Gb/s 时的最小信号等   但是、对于一个预期受连接媒体质量控制的参数、使用"应"一词来满足飞行时间合规性是相当明确的、并且似乎异常强烈。

我还没有深入了解、但希望 DPHY440SS 时序需要与 MIPI D-PHY 规范一致、以实现1.5Gb/s 的最大指定位速率  我们的应用每通道需要大约1.3Gb/s、因此我相信我们是安全的、并且还能够实现25-30cm 的输入侧电缆距离。  输出侧将超过1英寸、但比通过 PCB 的输入侧短一些、接收端口的额定速率高达1.5Gb/秒、因此根据您关于 DSI 的陈述、我不会预见任何问题。

谢谢

Rick

David

感谢您的确认。  由于这是您的论坛中偶尔出现的问题、因此发布用户应用结果或 TI 自己的实验室测试来确认双倍长度链路功能非常有用。  我认为 DPHY440SS 重定时器的潜在用户有一些不确定因素、因为 TI 应用示例仅显示了从重定时器输出到灌电流端口的1英寸链路、而没有说明该链路也可以延伸到2nsec 限制。

Rick

我们可以自由地将 DPHY440放置在通道中间、但我们还希望放置重定时器、以便尽可能地发挥重定时器的优势。 由于 DPHY440在 RX 上具有比 TX 更大的均衡能力及其校直功能、因此应将 DPHY440放置在远离源发送器且靠近接收器的位置。 除非存在系统设计限制、否则通过将 DPHY440置于中间位置、我们将 DPHY440的一些优势移除、并将负载转移到接收器上。

谢谢

David