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[参考译文] DS90UB926Q-Q1:测试图案问题

Guru**** 2595805 points
Other Parts Discussed in Thread: ALP

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/907882/ds90ub926q-q1-test-pattern-problem

器件型号:DS90UB926Q-Q1
主题中讨论的其他器件:ALP

大家好、我尝试使测试模式正常、但有问题。 当我在 Analog Launch PAD 中选择图形发生器、将时序源设置为内部时、我可以通过示波器看到除 pclk 外所有并行输出信号都存在。

我检查了 AN-2198中显示的寄存器

寄存器0x65位3 = 0;(选择内部时钟)位2 = 0x01 (图形发生器创建其自己的时序)

寄存器0x39位1 = 1;(具有内部 PCLK 的模式生成器)。

是否有任何其他寄存器需要更改以打开 PCLK?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好!

    如果您使用的是 ALP 图形发生器页面、则需要在将计时源设置为内部后选中启用生成器。  

    这将启用 PCLK 输出。  

    如果这样做了、并且看不到 PCLK 输出、请告诉我您是在使用 TI EVM 还是自己的电路板。

    如果是您自己的电路板、您是否能够发布原理图?

    此致、

    蔡夏利

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    大家好、感谢大家提供有关原理图的建议。 在我们的定制板中、引脚 OEN 通过39k 下拉至 GND。 因此、我在寄存器0x02中设置6位(OENandOSS_SELOverride)、7位(LVCMOSOutputEnable)和位4 (OSSSelectto ControlOutputStateduringLockLowPeriod)。 一切都很好。 但奇怪的是、当 OEn 被下拉时、我看到了输出信号。