[参考译文] TFP410-EP：TFP410 DE 发生器

尊敬的先生：

我是否可以获取您的电子邮件 ID 以供进一步讨论？

您好、Shekhar、

最好在这里提问、以便其他可能有相同问题的人可以看到他们。  

此致、

I.K.

您好、先生、

我将 TFP410与 Zynq UltraScale+芯片连接。

所以，我的视频源是 Zynq，这是否有 DE 信号？

否则，我们需要通过 I2C 进行配置，如果是，您是否可以为以下规范提供 i2c 软件.c 文件？

电阻= 720x480p

消隐= 25%

您好、Shekhar、

您需要与 Xilinx 联系、或浏览该芯片的数据表以确认它是否具有 DE 信号。  

此外、我们不提供 TFP410的代码。 由于配置仅通过引脚搭接或 I2C 进行、因此您可以查看数据表中的寄存器映射或引脚说明、并检查需要配置哪些设置。

此致、

I.K.

您好、先生、

感谢您的意见。

 TFP410 需要在上电后复位、因此如果我复位、即 SEL/RST#低电平至高电平、则会选择 I2C、 并根据 I2C 寄存器中的配置位(BSEL、DSEL、EDGE)和状态位(PD、DKEN)设置芯片配置

现在、我必须为我的24位单边沿上升单端时钟模式配置 I2C 寄存器。

那么、这些引脚在电路板上使用硬接线是什么、当我重启[OFF -> ON]时、这些引脚不起作用？

您好、Shekhar、

请参阅数据表的引脚功能表中这些引脚的说明。 它描述了启用/禁用 I2C 时的用法。

通过引脚搭接而不是通过 I2C 来配置器件要容易得多、因此我建议验证您的源是否生成 DE。

此致、

I.K.

您好、先生、

根据我的理解、下面是功能序列[假设 SCH 正确]

• 为电路板加电
• 硬接线
  • A3、A2、A1 -> GND [I2C 地址= 0x70、0x71]
  • MSEN ->仅提供测试点
  • ISEL/Rst#->下拉[也连接到 FPGA ]
  • BSEL/SCL ->上拉[24位数据]
  • DSEL/SDA ->上拉[由于 Vref = VDD、此 DSEL 应独立于我们的设计、单端时钟]
  • EDGE ->上拉[上升沿]   
  • DKEN ->下拉[默认调整]
  • VREF = DVDD
  • PD#->上拉
• ISEL 最初将为低电平、从 FPGA 进行从低电平到高电平的驱动[选择了 I2C ]
  • 这样、芯片就会实现上电复位
  • 现在只配置与 DE 发生器相关的寄存器
    • CTL_1_MODE 至 CTL_3_MODE ->未配置[取决于硬接线]
    • DE_DLY、DE-CTL、DE-TOP、DE-CNT、DE-LIN ->根据我们的720x480进行配置、消隐= 25%

• 现在、ISEL 被 FPGA 拉低、所有配置都是通过引脚搭接进行的、现在24位 PIXEL_DATA 是通过.r.t IDCK+发送的、并且可以在 DVI 监视器上观察到数据

请提供您对我们的方法的反馈

PS：很快将与 I2C 寄存器值共享以用于去生成

看上去一切正常。 不要忘记在 DE_CTL 中设置 HSYNC/VSYNC 的极性。

此致、

I.K.

你(们)好

实际上、我必须知道、我们正在从 Zynq FPGA 生成 DE 发生器

SWE 只能使用 ISEL/RST 进行上电复位、然后下拉以进行引脚搭接。

我们仍然需要通过 I2C 配置几个电阻器吗？？

您好、Shekhar、

不需要、如果 FPGA 正在生成 DE、则无需使用 I2C 接口。

此致、

I.K.

你(们)好

谢谢、但芯片是如何知道我的 HSYNC、VSYNC 极性的

如果我需要从该芯片传输到 DVI 监视器的 DDC 信号、我应该如何连接？