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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/921599/tl16c750e-cs-hold-time---datasheet-inconsistency
团队、
TL16C750E 的数据表显示了 CS 信号的保持时间(图4第11页)。 下面的屏幕截图对此进行了标记。 同一图中的第二次数据访问显示了没有保持时间的不同 CS 信号。
您能澄清一下吗？
谢谢
当 MODE 引脚设置为 VCC 时、器件使用组合逻辑通过查看两个输入是否为低电平(IOR && CS 或 IOW && CS)来告知何时发生读取/写入请求。 只要 IOR/IOW 和 CS 在所需时间内都处于低电平(在本例中为 t7w)、那么哪个引脚首先变为低电平、哪个引脚先释放都无关紧要。 t6h 在 IOR 或 CS 开始变为高电平后更改地址的速度。 (意味着哪个先变高无关紧要)。
-Bobby
