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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/794145/sn65dp159-dp159-retimer-not-giving-out-clock-at-aux_srcp-n-pins-when-used-with-xilinx-displayport-rx-subsystem-v1-2-ip
我们将 DP159重定时器用于具有 Xilinx IP V1.2的 DisplayPort RX 子系统应用。 我们无法在 AUX_SRCP/N 引脚上看到用于为 FPGA 收发器提供参考时钟的时钟。 您能不能为调试 DP159的步骤提供帮助。
瓦伦 请参阅此应用手册 ：www.ti.com/.../slla358.pdf。您是否遵循第4.5节中的步骤？
此外、为什么需要在 AUXP/N 上输出时钟
谢谢 David
尊敬的 David：
关于 slla358第4.5节、我们看不到 LOCK_COMPLETE 位设置为1。 但是、我们可以看到 DP159器件中发生了 I2C 写入。
根据 Xilinx 应用手册：PG233、表3- 1 DP 159初始化、我们能够获得完整的事务。
我们观察到电路板中的一个硬件问题是、Lane0连接不符合 slla358第2.5节中显示的参考 TI 设计
在我们的设计中、通道0连接到 DP159引脚8和9、在这里、正如在参考设计中、Lane0连接到 DP159引脚2和3。
我们重新接线了此 Lane0交换、并且未观察到 AUX_SRC_P/N 线路(无时钟)没有差异、但所有状态寄存器都是 FF、这也使得 PLL 锁定状态不可靠、其中"1被锁定"。 因此、我们回到了原生设计。
请帮助我们继续吗？
另外、让我们知道、当 LOCK_COMPLETE 和时钟由 DP159驱动时？ DP159初始化的哪个步骤？
此致、
瓦伦
David、
写入0x0B 到第1页0x0Dh 寄存器后、我们看不到 DP159的时钟。 因此、我们在初始化步骤本身(来自 slla358第4节)更改了此内容。 初始上电配置)。 我们修改了行
{0x0D, 0x02}，//选择 LN0作为时钟。
更改为
｛0x0D、0x0B｝、
读取该值后、我们可以看到值0x03。 不知道为什么这里没有反映0x0B。 您能不能帮助理解这个寄存器、这是 SN65DP159数据表中提到的均衡控制寄存器吗？
可能没有发生 DP159 PLL 锁定、但我们应该能够在 DP159初始加电配置步骤之后看到时钟。 您能告诉我们哪些寄存器写入应该启用了 AUX_SRCP/N 引脚上的时钟输出吗
此致 瓦伦
David
您是否有此查询的更新？
此致
是的、我们已确认该写入正在 DP159初始化阶段本身进行、我们能够读回并确认这一点。 我们仍然无法看到时钟、奇怪的是、我们可以看到 LOCK 位被置位。
