[参考译文] DP83867E：DP83867似乎受到 Wireshark 的影响

数据传输速率不受 DP83867E 上 Wireshark 的影响。
PHY 只是将数字信号转换为模拟信号。 PHY 中不存在优先级、路由或其他功能。
这是第2层(MAC)或更高版本的问题。 有关影响的信息、请联系您的处理器供应商。

感谢您的响应。 实际上、我没有任何处理器、但我在 FPGA 上写入 Verilog 以发送 UDP。 我在 DP83867E 上测量了 TX_crtl 和 TX_DATA、无论是否打开 Wireshark、我都能获得相同的数据速率。 Verilog 代码仅以恒定速度发送 UDP、不会受到来自 PC 的任何消息的影响。 我想、当 Wireshark 关闭时、DP83867E 将进入睡眠模式。 您知道对等设备如何使 DP83867E 进入睡眠状态吗？

这对于线性抽头来说是不可能导致 PHY 进入睡眠状态的。
您能否发送此配置的显示情况图？

嗨、Ross、是的、PHY 没有处于睡眠状态、但它会丢失每个 MAC 帧的最后一个 CRC 半字节。 我刚刚 用两个板做了一个实验来 确定它。 每个电路板都有一个 PHY 和一个 Spartan-6 FPGA、一个电路板发送数据、另一个电路板接收数据。 我使用 ChipScope 调试接收板 FPGA、并获得 了随附的图片。

MAC 帧长度为1260字节、包括前导码和 CRC 字节。 因此，半字节总数为2520，十六进制为0x9D8。 但我们可以从图中看到半字节计数器 MAC_cnt 在 0x9D7停止、显示最后一个半字节丢失。 从图片中可以得到的第二个证据是计算出的 CRC32_DATA 为0x13821EA7、该数据应以0x3128E17A 的形式在每个字节中反向半字节传输。 RX_DATA 的最后7个半字节为  0x3128E17、并且结束半字节 A 丢失。

我想、由于硬件原因、我的 DP83867E 无法在良好的条件下正常工作、最后一个半字节很容易丢失、Wireshark 可以对 PC 的 NIC 进行良好配置 、使其 能够正确接收数据。 您是否知道在哪种情况下最后一个半字节很容易丢失？

请发送原理图、以便我可以查看实现情况。
此外、故障描述似乎不断变化。
一开始您说数据速率正在根据 Wireshark 变化、然后您说 PHY 将进入睡眠状态、现在您说最后一个半字节正在被削波。
您能不能准确描述问题发生时 PHY 所处的错误和条件。
此外、如果 PHY 的行为符合预期、请告诉我该设置与失败设置之间的区别。