[参考译文] DS100DF410EVK：如何减少抖动？

您好！

上面的波形显示了 DF410EVK 输出端的抖动。 请考虑以下几点：

1)。 请确保设备已锁定- CDR 锁定指示已激活。

2)。 这种传入抖动可能在 CDR 环路带宽内。 请提供显示此测量设置的方框图。  

3)。 请提供 DF410的寄存器转储。 使用 GUI、您可以转到低级并单击 Save All (全部保存)。

此致、Nasser

您好、Nasser、

感谢您的建议。

我将发送方框图和寄存器转储数据。

请访问 regards.e2e.ti.com/.../df410evk_5F00_1028.cfg

您好、Sim、

您是否尝试过调整 传输去加重功能？  如果是、是否有改进？  此外、示波器能够进行的最佳抖动测量是什么(即、您使用黄金发送器观察到的抖动量)？

传输去加重和 CDR 环路带宽是主要设置、可通过调整来更改观察到的抖动。

谢谢、

Drew

您好、Drew、

我还没有尝试调整发送去加重功能。
因为它是一个没有 I2C 控制的传输系统。
我将使用 JIG 来尝试它、所以请稍候。

下面是 FPGA 输出的波形。

FPGA 输出端存在抖动、但由于电路修正、无法纠正此问题。

这就是我希望使用重定时器 IC 降低抖动的原因。

此致。

您好、Sim、

请尝试调整传输去加重、以查看这是否会改善您的测量结果。  话虽如此、我想知道 我们观察到的某些抖动是否是范围的限制。  通常、当 EVM 和测量设备之间没有太多的插入损耗时、我们期望 DS100DF410提供非常干净的输出。  请参阅以下数据表中的示波器截图。

谢谢、
Drew

您好、Drew、

很抱歉耽误您的确认。

由于所用的光学模块没有可变的加重功能、因此我将系统更改为下图所示的系统、并更改了 FPGA 的加重功能。

FPGA 默认波形

FPGA 预加重设置波形

FPGA 预加重处的 EVK 输出波形

它不会像数据表那样是示波器截图。

还有事要尝试吗？

最恰当的考虑。

您好、Sim、

可用于减少抖动的主要重定时器设置是发送去加重和 CDR 带宽。  此时、调整 CDR 带宽似乎是最合适的操作、因为它看起来不需要去加重。

为了了解调整 CDR 带宽是否有用、请使用 BERT 生成信号并在信号中启用各种抖动、这一点很有价值。  通过执行此操作、您可以观察重定时器是否按预期响应抖动。

此时、您是否对从重定时器 TX 观察到的眼图张开度有疑问？

谢谢、
Drew

您好、Drew、

感谢你的建议。
使用 BERT、我们发现当抖动带宽约为5MHz 时、眼图张开、抖动显著降低、但当抖动带宽约为1MHz 时、抖动保持不变、眼图不打开。

那么、问题是、是否有寄存器可调整 DF410的 CDR 带宽？

此致。