Other Parts Discussed in Thread: DP83848J, DP83848I
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器件型号：DP83848I 主题中讨论的其他器件：DP83848J、
新电路板设计使用 DP83848I 以太网 PHY。 上一代使用的是 DP83848J PHY。 尽管 DP83848I 具有额外的引脚、但两种设计之间的相应引脚的连接和绑定方式相似。
在上一代设计中、当电路板加电并将25MHz 晶体提供给 PHY 时、可以在 TX_CLK 和 RX_CLK 输出上看到时钟、而无需控制器干预。
在采用 DP83848I 的新设计中、类似的上电不会导致 TX_CLK/RX_CLK 上的时钟输出。 存在一个问题、即某些设置不正确。 在 CLK_OUT 引脚上观察到25MHz 时钟、因此 Ttere 的信心即使这是一个不同的晶振、晶振输入也是可以的。
DP83848I 是否需要了解可能会导致这种差异的设置？ 可能是器件上的一个额外引脚？ 例如、 PWR_DOWN 引脚悬空、因为它具有弱上拉电阻、可防止器件掉电模式。
还是控制器必须写入 DP83848I 才能使数据路径处于与 DP83848J 类似的状态？
