Other Parts Discussed in Thread: TMDS181
降级:
您能否帮助检查原理图、因为设计无法正确接收4K 数据。
BTW、客户已将 IIC EN 设置为连接 GND、OE 设置为3.3V。 EDIE 数据已由 FPGA 发出。
e2e.ti.com/.../TMDS181IRGZT.pdf
您能帮助提供4K 的演示代码吗?
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您能否帮助检查原理图、因为设计无法正确接收4K 数据。
BTW、客户已将 IIC EN 设置为连接 GND、OE 设置为3.3V。 EDIE 数据已由 FPGA 发出。
e2e.ti.com/.../TMDS181IRGZT.pdf
您能帮助提供4K 的演示代码吗?
您好 JMMN:
很抱歉我的答复延迟了,因为我 上周是年假。
我与客户确认了 FPGA 输出 DP++、他们参考了 FPGA 设计的 EVM。
并检查 EVM 上的软件是否正常。
请 提供一些建议。