[参考译文] TL16C752D：FIFO 模式下的接收时序

您好、Kaede、

"RXRDY 位在 FIFO 模式下的接收时序中、IOR 变为高电平之前变为高电平。
它看起来与 D/S 图6不同、为什么？ 这是正确的行为吗？"

您对此有何影响吗？

"RXRDY 变为高电平的条件是 FIFO 变为空。"

数据表中提到的另一个条件是发生某种 RX FIFO 错误。 误差在数据表的 LSR 部分(位7)中进行讨论、见第33页的第8.5.6节。

我可以想象 RXRDY 引脚变为高电平的另一种方法是、如果您这么做

1)复位器件(表3显示了复位后引脚变为高电平)

2) 2)已清除 RX FIFO 寄存器(设置 FCR 位1)

谢谢、

-Bobby

您好、Bobby、

感谢你的答复。

您 是否有这样的范围？

是的、 粘贴我从下面的客户部署的范围。

这是从客户材料中切断相关部件的方法。
如果缺少信息、请进行评论。

-关于 RXRDY 引脚变为高电平

我识别到 RXRDY 引脚变为高电平的条件如下。

* RX FIFO 为空
* RX FIFO 中存在错误
*重置设备
*已清除 RX FIFO 寄存器

当满足上述条件时、即使 IOR 为低电平、也可以考虑将 TL16C752D 设置为 RXRDY 高电平吗？

此致、  
Kaede Kudo

您好、Kaede、

感谢您提供更多信息。

"当满足上述条件时、即使 IOR 为低电平、也可以考虑将 TL16C752D 设置为 RXRDY 高电平吗？"

这对我来说是正确的。 如果时间刻度为10ns/div、则可以说 IOR 可能已选通、并且数据的最后一个字节已被读取。 则 RXRDY 引脚变为高电平。

用户在通信中未发现任何错误是否正确？

谢谢、

-Bobby

您好、Bobby、

感谢您的评论。

我明白我的看法是正确的。

我想与客户联系、联系方式如下：

即使 IOR 引脚为低电平、RXRDY 引脚也可能首先变为高电平。
・当读取数据的最后一个字节时。
・通信中出现任何错误时
上述条件是否正确？

此致、

Kaede Kudo