[参考译文] PCA9306：PCA9306用作 VREF2至 GPIO 的开关

Anders、您好！

[引用用户="Anders Kagerin"]

器件型号： PCA9306

大家好、我们将使用 PCA9306 、如 http://www.ti.com/lit/ds/symlink/pca9306.pdf 图17中所述。
但是、VREF1和 VREF2上的电压相同(1.8V)。
因此 VREF1=1.8V、VREF2&EN=200K 至1.8V GPIO。

1.与图10中建议的设计相比，我们应该期待什么不同？
在该设计中、只有 EN 连接到 GPIO、而不是通过200K 电阻器连接。
VREF2仍将通过一个200K 电阻器被连接至1.8V。

图10假设您使用的是 Vref1=Vref2。 如果您使用的是 Vref1=Vref2、但如图17所示、则我会得到相同的结果。 唯一真正的区别是实际启用和禁用器件需要更长时间、因为200k 电阻器充当 RC 常数中的 R、这有点大。 否则、您应该没有问题。

由于两种解决方案都不能满足设计要求(9.2.1)、我假设我们在开关模式下的性能会比转换模式稍差一些？

正如您所指出的那样、设计要求9.2.1。 使能引脚上由器件内部的其他电路参考的偏置电压会更低。 这意味着、在您的情况下、在"输出"跟随输入之前、您需要驱动~1.2V 以下的电压。 如果 Vref2>Vref1 ~0.6V、那么您只需驱动稍低于1.8V 的电压、即可看到输出跟随输入。
'如果 EN 比 SCL1或 SCL2高≥0.6V、SCL 开关导通。 SDA 也是如此。" (8.4)
假设这意味着、无论我们使用图17还是图10设计、仅当另一侧 SCL#降至1.2V 以下时才会驱动 SCL#？

正确。

2.我们还发现 EN 未被拉至0V、但可能保持在大约0.2V 的水平。

是否有任何其他连接到 EN 或 Vref2的器件？ 这有点不寻常。
由于 SDA #and SCL#需要低于0.2 - 0.6V =-0.4V、即使一个 SCL#/SDA#引脚为0V、我们能否确保 SCL 仍为高阻态？

您希望总线任一侧的 SDA/SCL 引脚在任何时候都位于 GND 或其下方？ 如果 ENABLE 低于~0.6V、则 SDA/SCL 的1侧和2侧之间的路径应为高阻抗。

此外、Q1器件数据表中缺少此备用用例。
http://www.ti.com/lit/ds/symlink/pca9306-q1.pdf

[/报价]

-Bobby

Anders、您好！

[引用用户="Anders Kagerin"]

另一个假设问题；如果我们使用2.5或3.3V GPIO 驱动 VREF2和 EN、这是否会提供更低的激活阈值？

与图17类似、在200k 电阻器之后施加 GPIO 或偏置电压的位置是什么？ 如果是、则是。

因此 VREF1 = 1.8V。
SCL1和 SDA1 =上拉至1.8V 或驱动至 GND

VREF2 & EN = 200K 至3.3V
SCL2和 SDA2 =上拉至1.8V 或驱动至 GND

该设置会直接向 EN 施加约2.4V 的电压、以建立更高的基准电压(这就是我们建议用户将 ENABLE 和 Vref2连接在一起的原因)。 图6中显示了简化的内部图、当您将 FET 的栅极和漏极连接在一起时、基本上只有 PN 结 AKA 二极管。

我假设 SCL1和 SDA1在略低于1.8V (但高于1.2V)时才导通、并且 SCL2和 SDA2也应如此？
但也感觉这里有一些东西我可能会错过。

不、我想您在这里遇到了所有问题。 我对传播延迟差进行了一些测量、发现基准电压(使能端的电压)与侧1和侧2 (如开关配置)相同时与转换器配置的差异非常低。 传播延迟差异相差约100ns。

/安德斯

[/报价]

下面是我从实验室中进行的有关1.8V =Vref1=Vref1=Vref2时 EN 电压与 Vref1=1.8V 和 Vref2=2.5V 时~2.5V 时使能电压之间的传播延迟的测量：

您可以看到当它们开始拉低时我记录的电压。 我还对传播延迟做了自己的定义(数据表使用50%的 Vcc、但我不喜欢它的定义；相反、我想知道我何时拉低、在另一侧开始拉低之前多长时间)。

当1侧和2侧具有相同的电压时、传播延迟时间几乎相同。 如果在基准电压(使能引脚)上施加2.5V 电压并从1.8V 电源轨上拉、则传播延迟会更低、为28.4ns、而不是65ns。 输入之后的输出电压点从0.7V 变为1.2V、不过我确定如果我的斜降速度较慢、我会看到这些数字稍高、因为开关具有一些两位数纳秒的范围、可使它们完全导通。

-Bobby